[VHDL编程] cnt10

说明：基于vhdl的10进制计数器模块，实现0-9计数-VHDL-based 10-band counter module, to achieve 0-9 count
<贝凯> 在 2024-11-12 上传 | 大小：23kb | 下载：0

[VHDL编程] dds_8bit

说明：rom地址宽度8位，256个正弦波数据。频率控制字可以步进，具有清零功能。-rom address the width of 8, 256 sine wave data. Frequency control word can step has cleared function.
<eroad > 在 2024-11-12 上传 | 大小：344kb | 下载：0

[VHDL编程] dianzi_vhdl

说明：高等电子技术的EDA部分，内部还有一个dds的vhdl代码，我参考该代码，实现了10位和8位的dds，在EPF10K10TC144-4芯片验证通过。-Advanced electronic technology EDA part of a dds within the VHDL code, I make reference to the code, achieved a 10 and 8 of the dds, in EPF10K10T
<eroad > 在 2024-11-12 上传 | 大小：183kb | 下载：0

[VHDL编程] gwdvpb

说明：利用等精度测量原理，通过FPGA运用VHDL编程设计一个数字式频率计 设计具有较高的实用性和可靠性-The use of precision measuring principle, the use of VHDL programming through the FPGA to design a digital frequency meter design with high practicality and reliability o
<tangjia> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] CEU

说明：信道估计Verilog编程，本程序开发环境为Xilinx ISE7.1-Verilog programming channel estimation, the program development environment for Xilinx ISE7.1
<chuzhaocai> 在 2024-11-12 上传 | 大小：3kb | 下载：0

[VHDL编程] trafficwsdklk

说明：１．设计目的 （１）设计交通灯控制器； （２）学习状态机的设计方法； （３）学习原理图、状态机等多种的设计方法进行混合设计； （４）熟练掌握器件设计输入、编译、仿真和编程的过程。 ２．设计内容 位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯，按所列顺序进行循环，交通灯循环顺序见表1所示。其中1表示灯亮，0表示灯灭。 -1. Designed to (1) design of traffic sig
<秦光> 在 2024-11-12 上传 | 大小：129kb | 下载：0

[VHDL编程] sdram_inf

说明：sdram操作的vhdl源代码，对自己编写SDRAM核有很好的参考意义-SDRAM operation of VHDL source code, the preparation of their own nuclear SDRAM have a good reference value
<宋军> 在 2024-11-12 上传 | 大小：2kb | 下载：0

[VHDL编程] MAX_UFM

说明：Altera epm240 的ufm调用。-Altera epm240 the UFM call.
<Potossas> 在 2024-11-12 上传 | 大小：221kb | 下载：0

[VHDL编程] 8051-vhdl-code

说明：
<周华茂> 在 2024-11-12 上传 | 大小：96kb | 下载：0

[VHDL编程] 6-portRegisterFile

说明：6端口寄存器IP内核VHDL源代码，所需的开发环境是QUARTUS II 6.0。-6-port register IP core VHDL source code, required for the development environment is QUARTUS II 6.0.
<周华茂> 在 2024-11-12 上传 | 大小：28kb | 下载：0

[VHDL编程] BIST_Circuits

说明：BIST 电路IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。-BIST circuits IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.
<周华茂> 在 2024-11-12 上传 | 大小：5kb | 下载：0

[VHDL编程] SoC_WishboneSystem

说明：SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。-SoC-Wishbone System IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.
<周华茂> 在 2024-11-12 上传 | 大小：89kb | 下载：0