[VHDL编程] alaw_mulaw

说明：这是一个量化编码当中关于A律和u律压缩和扩展的源程序，程序由VerilogHDL语言编写，算法在Modelsim上进行仿真过-This is a quantization coding of them on the A law and u law compression and expansion of the source code, the program by VerilogHDL languages, algorithms in
<刘柳> 在 2025-02-23 上传 | 大小：61kb | 下载：0

[VHDL编程] Mc68000

说明：Mc68000 rtl code Simulation and Synthesis
<李晓媛> 在 2025-02-23 上传 | 大小：31kb | 下载：0

[VHDL编程] vpr_430

说明：fpga设计评估软件，对于fpga设计人员非常有帮助-FPGA design evaluation software for FPGA designers very helpful
<charles> 在 2025-02-23 上传 | 大小：810kb | 下载：0

[VHDL编程] pci144_vhdl

说明：PCI vhdl for Fpga designer to design PCI IP
<李晓媛> 在 2025-02-23 上传 | 大小：3kb | 下载：0

[VHDL编程] Pcit32vhdl

说明：PCI 32 target IP for Fpga/asic Designer
<李晓媛> 在 2025-02-23 上传 | 大小：418kb | 下载：0

[VHDL编程] mstr_mem32

说明：Master MemoryExamples for MT32 v1.0.0 Rtl core -Master MemoryExamples for MT32 v1.0.0 Rtl core
<李晓媛> 在 2025-02-23 上传 | 大小：29kb | 下载：0

[VHDL编程] pci_express_crc

说明：PCI express CRC rtl core for Fpga/asic Designer
<李晓媛> 在 2025-02-23 上传 | 大小：198kb | 下载：0

[VHDL编程] zyj

说明：包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.-Contains the main function of the electronic clock, input CLK for 1KHZ, output for the dynamic scan 8 CLD show. There are
<zyj> 在 2025-02-23 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL

说明：自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误-, Directed and written in VHDL code, for the realization of full-adder function, may have mistaken
<金嘉> 在 2025-02-23 上传 | 大小：4kb | 下载：0

[VHDL编程] spi.tar

说明：SPI(serial port interface)的Verilog/VHDL源代碼，已模擬並驗證。-SPI (serial port interface) of the Verilog/VHDL source code, has been simulated and verified.
<hcjian> 在 2025-02-23 上传 | 大小：114kb | 下载：0

[VHDL编程] uart_vhdl

说明：vhdl的异步串口代码，可以方便以致在不同的FPGA中-asynchronous serial VHDL code, can easily result in different FPGA in
<李冰> 在 2025-02-23 上传 | 大小：18kb | 下载：0

[VHDL编程] pll

说明：fpga中pll时钟实现的源代码，可实现倍频或分频-pll clock in the FPGA to achieve the source code, can be realized or sub-octave frequency
<张恒> 在 2025-02-23 上传 | 大小：3kb | 下载：0