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[VHDL编程verilog+

说明:verilog大量实例,深入浅出的给你介绍具体编程思想-Verilog examples and simple to introduce you to the specific programming ideas
<zxd> 在 2024-11-18 上传 | 大小:156kb | 下载:0

[VHDL编程dled

说明:VHDL语言,动态数码管扫描显示。包含分频程序和扫描键盘程序。-VHDL language, dynamic digital tube display scan. Frequency Division contains the procedures and procedures for scanning the keyboard.
<赵文> 在 2024-11-18 上传 | 大小:211kb | 下载:0

[VHDL编程FPGA_signal_general

说明:摘 要:介绍了直接数字频率合成 (DDS) 技术的基本原理,给出了基于Altera公司FPGA器件的一个三相正弦信号发生器的设计方案,同时给出了其软件程序和仿真结果。仿真结果表明:该方法生成的三相正弦信号具有对称性好、波形失真小、频率精度高等优点,且输出频率可调。 关键词:直接数字频率合成;现场可编程门阵列;FPGA;三相正弦信号-Abstract: Direct Digital Synthesis (DDS) technology
<赵文> 在 2024-11-18 上传 | 大小:99kb | 下载:0

[VHDL编程taxi_FPGA

说明:在FPGA上实现的出租车计价器VHDL源代码 能实现里程计价、误时计价等功能-Realized in the FPGA Taximeter VHDL source code to achieve mileage pricing, misuse of pricing and other functions when
<chencheng> 在 2024-11-18 上传 | 大小:4kb | 下载:0

[VHDL编程vcs_simulation_mannual(Edition2)

说明:VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.-VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. Th
<morisun> 在 2024-11-18 上传 | 大小:174kb | 下载:0

[VHDL编程Xilinx_FPGA

说明:介绍了FPGA设计全流程:Modelsim>>Synplify.Pro>>ISE-Introduced the entire FPGA design process: Modelsim>> Synplify.Pro>> ISE
<chencheng> 在 2024-11-18 上传 | 大小:213kb | 下载:0

[VHDL编程project2

说明:能算出CRC32 Data width 32 bit 的HDL-Is able to calculate the CRC32 Data width 32 bit of the HDL
<梁子> 在 2024-11-18 上传 | 大小:31kb | 下载:0

[VHDL编程UTOPIA

说明:utopia接口模块VHDL源码,实现UTOPIA接口功能,可进行UTOPIA接口仿真-utopia interface module VHDL source code to achieve UTOPIA interface functions can be carried out UTOPIA Interface Simulation
<falcon_cq> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程TranslateToUTOPIA

说明:VHDL写一个转换到utopia接口的转换源程序.可以进行utopia接口的仿真试验-VHDL to write a converter to convert source utopia interface. Can utopia interface simulation test
<falcon_cq> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程FIFO

说明:一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
<falcon_cq> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程mini_fifo

说明:另外一个用VHDL源码编写的FIFO模块程序,可以比较一下和FIFO有什么区别.-Another, prepared by using VHDL source FIFO module procedures, you can compare and What is the difference between FIFO.
<falcon_cq> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程vhdl

说明:自己弄的一小段程序代码,给大家看看,望多给点意见。-Get their own small section of program code, for everyone to see, hope more points.
<胡懿君> 在 2024-11-18 上传 | 大小:2kb | 下载:0
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