[VHDL编程] CPU_16_Beta_1.0

说明：VHDL CPU 16 16位的简易CPU 开发工具为Xilinx-VHDL CPU 16 a simple CPU in VHDL
<sigmax6> 在 2025-02-03 上传 | 大小：2.41mb | 下载：0

[VHDL编程] vend

说明：自动售货机，根据所要的东西，自动收费，并进行找零-Vending machine, according to what you want to automatically charge and conduct Keep the change
<xiaoyu> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] s3edisp_schem

说明：This document is a entire schematic of SPARTAN3 DSP Development Board.
<> 在 2025-02-03 上传 | 大小：238kb | 下载：0

[VHDL编程] 10_code_ALTERA7128SLC84

说明：10个FPGA实验的源代码，用VHDL编写，是一个试验箱的开发手册-10 CPLD experiment, the source code
<a1runner> 在 2025-02-03 上传 | 大小：1.79mb | 下载：0

[VHDL编程] sopc_altera_monitor_program

说明：This book descripe sample example to use altera monitor wih quartes
<mhsz> 在 2025-02-03 上传 | 大小：832kb | 下载：0

[VHDL编程] tut_sopc_introduction_vhdl_2

说明：This book descripe how use altera monitor program with sopc fpga by verilog language
<mhsz> 在 2025-02-03 上传 | 大小：833kb | 下载：0

[VHDL编程] sopc_builder_tutorial

说明：This application ready to run about use altera monitor program with de2 sample processor
<mhsz> 在 2025-02-03 上传 | 大小：4.76mb | 下载：0

[VHDL编程] ASY_FIFO

说明：用Verilog编写的异步FIFO，可以方便的实现同步异步的转换，在全局异步局部异步的系统中得到广泛应用-ASY_FIFO written with verilog,and it is very useful in a GALS system
<isaac> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] CY7C68013

说明：USB2.0的Verilog实现，含有完整的FPGA代码-Use Verilog to implement the USB2.0 protcol
<XCP> 在 2025-02-03 上传 | 大小：586kb | 下载：0

[VHDL编程] DDS_VHDL

说明：基于FPGA环境的直接数字频率合成器的源代码-16 accumulator
<姚强> 在 2025-02-03 上传 | 大小：252kb | 下载：0

[VHDL编程] VHDLdesign

说明：vhdl基础详解，有实例分析，适合初级eda学者学习-vhdl-based Xiang Jie, there is a case study, for academics to study the primary eda
<hao> 在 2025-02-03 上传 | 大小：4.53mb | 下载：0

[VHDL编程] clockVHDL

说明：采用自顶向下设计方法，由秒计数模块、分计数模块、时计数模块、时间设置模块和译码模块五部分组成。-Using top-down design methodology, from the second counter module, sub-counting module, when the counting module, time setting module and decoding module of five parts.
<hao> 在 2025-02-03 上传 | 大小：5kb | 下载：0