[VHDL编程] xulijieceqi

说明：1. 对串行输入数据din在时钟上升沿采样，当检测到din连续输入4个1时产生输出dout为1 2. 用拨码开关或按键输入输入串行数据,用一位发光二极管显示检测状态,并在数码管上显示连续输入1的个数.3. 序列检测器有同步复位功能。-xuliejieceqi
<syh> 在 2025-02-03 上传 | 大小：422kb | 下载：0

[VHDL编程] moon

说明：在数码管上来回显示0,1,0,1.有复位效果-led xianshi
<syh> 在 2025-02-03 上传 | 大小：293kb | 下载：0

[VHDL编程] jiaotongdeng

说明：交通灯1．设计一个十字路口的交通灯控制电路，要求 甲车道和乙车道两条交叉道路上的车辆交替 运行， 每次通行时间都设为25秒； 2．要求黄灯先亮5秒，才能变换运行车道； 3．黄灯亮时，要求每秒钟闪亮一次 。-jiaotongdeng
<syh> 在 2025-02-03 上传 | 大小：432kb | 下载：0

[VHDL编程] DE2_disc.part1

说明：DE2光盘资料，请把 part1-part3全下载下来，然后放到一起解压，文件太大，谅解！-DE2 CD-ROM, please download part1-part3 all down, and then put together with decompression, file is too large, understanding!
<Tnavy> 在 2025-02-03 上传 | 大小：62.08mb | 下载：0

[VHDL编程] traffic1

说明：只有代码/* 信号定义与说明： CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOUNT： 用于A 方向灯的时间显示，8 位，可驱动两
<syh> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] DE2_disc.part2

说明：DE2光盘资料，请把 part1-part3全下载下来，然后放到一起解压，文件太大，-DE2 CD-ROM, please download part1-part3 all down, and then put together with decompression, file is too large,
<Tnavy> 在 2025-02-03 上传 | 大小：62.08mb | 下载：0

[VHDL编程] 11.23

说明：电子音乐盒,实现do re mi的功能.-dianziyinyuehe
<syh> 在 2025-02-03 上传 | 大小：1019kb | 下载：0

[VHDL编程] try2

说明：vhdl与原理图混合的方式进行设计 vhdl语言描述底层模块，再用原理图设计的方法设计顶层原理图文件-vhdl mixed approach with the schematic design vhdl language to describe the bottom of the module, and then designed the schematic design of the top-level schematic fil
<顾婷婷> 在 2025-02-03 上传 | 大小：315kb | 下载：0

[VHDL编程] aescore

说明：基于FPGA的AES算法实现的VERILOG源代码，对于信息安全专业研究AES算法的硬件实现很有用-FPGA-based AES algorithm implementation VERILOG source code, for the information security professional research of the hardware implementation of AES algorithm is useful
<李华> 在 2025-02-03 上传 | 大小：191kb | 下载：0

[VHDL编程] tut_simulation_verilog

说明：This tutorial introduces the basic features of the QuartusII Simulator.
<Nguyen Chi Nhan> 在 2025-02-03 上传 | 大小：294kb | 下载：0

[VHDL编程] SequentialCircuitDesign_withVerilog

说明：Verilog source code is usually typed into one or more text files on a computer. Those text files are then submitted to a Verilog compiler or interpreter which builds the data files necessary for simulation or synth
<Nguyen Chi Nhan> 在 2025-02-03 上传 | 大小：292kb | 下载：0

[VHDL编程] tut_quartus_intro_verilog

说明：Verilog source code is usually typed into one or more text files on a computer. Those text files are then submitted to a Verilog compiler or interpreter which builds the data files necessary for simulation or synth
<Nguyen Chi Nhan> 在 2025-02-03 上传 | 大小：800kb | 下载：0