[VHDL编程] 8051_verilog

说明：8051 IP, 使用veriog实现，在Altera9.0环境下编译通过-8051 IP in verilog, which is verified in Altera9.0 environmen.
<dylan huang> 在 2025-02-03 上传 | 大小：50kb | 下载：0

[VHDL编程] YCbCr_RGB_10bit

说明：YCbCr 转 RGB模块，以应用于项目中。 该模块可将10bitYCbCr分量视频转换为12bitRGB视频，需消耗乘法器。-YCbCr turn RGB module, to apply to the project. The module can be 10bitYCbCr component video converted to 12bitRGB video, need to consume multiplier.
<张曦> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] FINALWORK

说明：简易信号发生器 可产生正弦波、方波、三角波、锯齿波 周期可调 verilog-Simple signal generator can produce sine, square, triangle wave, sawtooth-cycle adjustable verilog
<tank tan> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] crc_accelerator

说明：CRC 的Nios的软核处理，系统采用Altera Nios IP核进行CRC算法，算法运行时间比常规CRC校检节省很多。-CRC' s Nios soft-core processing, the system uses Altera Nios IP core for CRC algorithm, algorithm running time than the conventional CRC checkout save a l
<lijiang> 在 2025-02-03 上传 | 大小：400kb | 下载：0

[VHDL编程] game

说明：小游戏规则： led(0 to 3)是按一定规律不断发亮，每次只有一个灯亮，每个灯都和我们BASYS板上的四个按钮中的一个对应着，当Led(0 to 3)中的灯亮时，我们要按对相应的按钮时候，在led(4 to 7)中对应的按钮就会亮起，并且八段码显示的数字也相应的加上一，要是按错了led（4 to 7）灯不亮，且显示数字减1。-A small game in which LED(0 to 3) lights in turn.
<大侠> 在 2025-02-03 上传 | 大小：1.28mb | 下载：0

[VHDL编程] UART_VHDL_Verilog_Lattice

说明：本压缩包中含有串口程序的VHDL,Verilog，Lattice三种版本的代码，均已实现。在压缩包中，含有非常详细的串口的实现规格。各种版本的代码中，含有完成的源文件，测试文件，模拟文件。-This compressed package contains serial process VHDL, Verilog, Lattice three versions of the code, have been achieved. In the
<shishu> 在 2025-02-03 上传 | 大小：287kb | 下载：0

[VHDL编程] ADC_AMP

说明：VHDL code for ADC on Spartan 3E starter kit
<vuu> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] xb

说明：用汉宁窗设计一个FIR高通数字滤波器，满足以下参数要求：通带边界频率ωp=0.7π，通带内衰减函数αp=0.4dB；阻带边界频率Ωs=0.4π，阻带内衰减函数为αs=55dB。-With the Hanning window design an FIR high-pass digital filter to meet the requirements the following parameters: passband edge fre
<xbwu1> 在 2025-02-03 上传 | 大小：123kb | 下载：0

[VHDL编程] frehp

说明：基于频率抽样方法实现Ⅰ型FIR数字高通滤波器-Based on the frequency sampling method to achieve type Ⅰ FIR digital high-pass filter
<liguohong> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogExample

说明：此文件包含大量的verilog例程，对学习很有帮助。-verilog example
<aa> 在 2025-02-03 上传 | 大小：111kb | 下载：0

[VHDL编程] uart

说明：FPGA中的UART模块，调试通过的哦！！希望对大家有所帮助，呵呵。。。我用的是quartus7.2版本编写的，当然也有些copy网上的-FPGA in the UART modules, debugging through the Oh! ! We want to help, Hehe. . . I use the quartus7.2 version of the written, of course, also some copy
<单子奇> 在 2025-02-03 上传 | 大小：1.68mb | 下载：0

[VHDL编程] add_16bits

说明：這是16bits加法器,利用verilog程式撰寫-adder-19bts
<鍾潤宏> 在 2025-02-03 上传 | 大小：8kb | 下载：0