[VHDL编程] VHDL_CXSL

说明：vhdl 讲解，扫描版PDF VHDL_CXSL-vhdl explain, scan version PDF VHDL_CXSL
<丁云> 在 2025-02-03 上传 | 大小：2.84mb | 下载：0

[VHDL编程] FPGA

说明：FPGA设计指南：器件、工具和流程 一本好书，介绍FPGA的基础知识。-FPGA Design Guide: devices, tools and processes, a good book to introduce the basics of FPGA.
<wangmingsheng> 在 2025-02-03 上传 | 大小：19.15mb | 下载：0

[VHDL编程] yingyuzimuxianshi

说明：用VHDL语言编写的英语字母显示电路，经过验证-VHDL language with the English alphabet display circuit, proven
<周> 在 2025-02-03 上传 | 大小：10kb | 下载：0

[VHDL编程] maikuantiaozhifashengqi

说明：VHDL语言编写的正负脉宽数控调制信号发生器-VHDL language of the positive and negative pulse-width modulated signal generator NC
<周> 在 2025-02-03 上传 | 大小：9kb | 下载：0

[VHDL编程] bianbuchangjiajiancount

说明：源码，VHDL语言编写的可变步长加减计数器-VHDL language variable-step addition and subtraction counter
<周> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] 74LS160

说明：源码，VHDL语言编写的74LS160计数器-Source code, VHDL language of the 74LS160 counter
<周> 在 2025-02-03 上传 | 大小：49kb | 下载：0

[VHDL编程] Adder4

说明：源码，内容是用VHDL语言编写的四位全加器-Source code, using VHDL language of the four full-adder
<周> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] Vote7

说明：源码，内容是用VHDL语言编写的7人表决器-Source code, the content is written in VHDL voting devices 7
<周> 在 2025-02-03 上传 | 大小：172kb | 下载：0

[VHDL编程] jibengongtestbench

说明：testbench的基本写法，双口ram,双端口的编写 -The basic writing testbench, dual-port ram, dual-port the preparation of
<陈斌> 在 2025-02-03 上传 | 大小：11kb | 下载：0

[VHDL编程] SystemVerilogEventRegionsRaceAvoidanceGuidelines.r

说明：The IEEE1800 SystemVerilog Standard includes new event regions primarily added to reduce race conditions between verification code and SystemVerilog designs. The new regions also facilitate race-free Assertion Based
<陈斌> 在 2025-02-03 上传 | 大小：348kb | 下载：0

[VHDL编程] SystemVerilogImplicitPorts

说明：The Accellera SystemVerilog language[3] includes two new features designed to remove much of the tedium and verbosity related to building top-level ASIC and FPGA designs from instantiated sub-blocks. These enhancemen
<陈斌> 在 2025-02-03 上传 | 大小：62kb | 下载：0

[VHDL编程] VerilogCodingStylesForImprovedSimulationEfficiency

说明：This paper details different coding styles and their impact on Verilog-XL simulation efficiency. -This paper details different coding styles and their impact on Verilog-XL simulation efficiency.This paper details dif
<陈斌> 在 2025-02-03 上传 | 大小：46kb | 下载：0