[VHDL编程] divider

说明：用verilog编写的快速除法器（8位除以4位）-With the rapid verilog write except machines (eight divided by four)
<pigerzhu> 在 2025-03-10 上传 | 大小：87kb | 下载：0

[VHDL编程] EPM7064-SR-Motor

说明：CPLD EPM7064上编的开关磁阻电机换相逻辑-CPLD EPM7064，to control SR motor
<jipanpan> 在 2025-03-10 上传 | 大小：340kb | 下载：0

[VHDL编程] test_parallel_dds

说明：提供了DDS模块板的演示程序。该程序能够使模块输出频率为156.25KHz的正弦波。-The control signals of the chip are asserted by the FPGA chip on the // core board completely. If the FPGA chip is configured properly and // there is no wrong connection,
<Owen> 在 2025-03-10 上传 | 大小：423kb | 下载：0

[VHDL编程] PLD

说明：介绍了PLD语言和简单的设计。希望对大家有帮助。-PLD language and simple design. We want to help.
<linhuiying> 在 2025-03-10 上传 | 大小：7.02mb | 下载：0

[VHDL编程] hamming-code

说明：含有四个模块，分别是（1）16位序列产生与分组模块 （2）编码模块 （3）加错模块 （4）译码与分组串行 -Contains four modules, namely (1) 16 sequence generation and grouping module (2) encoding module (3) wrong module (4) decoding and packet serial
<whywhy> 在 2025-03-10 上传 | 大小：3kb | 下载：0

[VHDL编程] clock

说明：电子时钟的verilog代码，非常全的资料，值得一看-the clock of verilog
<肖焕> 在 2025-03-10 上传 | 大小：839kb | 下载：0

[VHDL编程] EDA

说明：用VHDL编程实现1位二进制全减器设计和模可变计数器设计-A binary full-cut design and mold variable counter design with VHDL programming
<高华> 在 2025-03-10 上传 | 大小：225kb | 下载：0

[VHDL编程] EDA1

说明：用VHDL编程实现序列信号发生器与检测器设计和数字钟设计-VHDL programming sequence signal generator and detector design and the design of the digital clock
<高华> 在 2025-03-10 上传 | 大小：254kb | 下载：0

[VHDL编程] shiyanwu

说明：用VHDL编程实现一条主干道，一条乡间公路。组成十字路口，要求优先保证主干道通行。有MR（主红）、MY（主黄）、MG（主绿）、CR(乡红)、CY（乡黄）、CG（乡绿）六盏交通灯需要控制；交通灯由绿→红有4秒黄灯亮的间隔时间，由红→绿没有间隔时间；系统有MRCY、MRCG、MYCR、MGCR四个状态；-VHDL programming to a main road, a country road. Composed of a crossr
<高华> 在 2025-03-10 上传 | 大小：133kb | 下载：0

[VHDL编程] Moore_Asynchronous_state_machine

说明：moore异步状态机verilog实现，通过异步时钟和两个输入来对输出的状态进行控制，比同步状态机有更广泛的应用。-the moore asynchronous state machine verilog implementation, asynchronous clock and two input to the output state control, have a much wider application than the
<李莫> 在 2025-03-10 上传 | 大小：191kb | 下载：0

[VHDL编程] Call-by-Value

说明：Describe a syntax of "Call by value"
<Hank> 在 2025-03-10 上传 | 大小：6kb | 下载：0

[VHDL编程] Array_mul8

说明：4位输入，8为输出列阵乘法器，列阵乘法器比之普通的移位乘法器具有更高的速度和更强的并行能力，且进一步升级十分方便。-4 input, 8 for the output array multiplier, array multiplier with higher speeds and greater parallelism than the ordinary shift multiplier, and further escalation
<李莫> 在 2025-03-10 上传 | 大小：763kb | 下载：0