[VHDL编程] test12

说明：自己用VerilogHDL语言编写的时钟程序，包括时钟进位计数模块，数码管显示模块和闹钟模块。在cpld芯片上经测试有效（开发环境没找到VerilogHDL，就选了VHDL，其实他们不一样的……）-Clock with Verilog HDL language written procedures, including clock binary counter module, digital display and alarm modu
<潘昕> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] 20130517

说明：采用cpld控制ads8364实现六通道采样，采用verilog语言-Cpld control ads8364 six-channel sampling, using the Verilog language
<hua> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] rscode

说明：R S编 解 码 实 现 代 码 verilog语言-RS CODE AND ENCODE
<zj> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] randomizervhdl

说明：Randomizer Vhdl he RTL now is working correctly, and the TB also is working but there is a problem in the sequence of the reset and and the load
<amrnour> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] div_clk

说明：一个20M转16M的时钟分频设计的小程序。有一定的漏洞请大家自行修正-A 20M to 16M clock frequency applet. There are some loopholes Please correct itself
<yang> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] pri_encoder_using_if

说明：encoder using if - verilog
<amin> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder_using_with

说明：decoder_using_with verilog code
<amin> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] div_clk

说明：一个20M转16M的时钟分频设计的小程序。有一定的漏洞请大家自行修正-A 20M to 16M clock frequency applet. There are some loopholes Please correct itself
<yang> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] pri_encoder_using_if

说明：encoder using if - verilog
<amin> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder_using_with

说明：decoder_using_with verilog code
<amin> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu

说明：简易cpu 课程设计 vhdl modelsim-Easy cpu curriculum design vhdl modelsim
<peter> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] BayesShrink_RGB

说明：wienerfilter for image
<muth85cnet> 在 2024-11-09 上传 | 大小：1kb | 下载：0