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[VHDL编程push-pull--vhdl

说明:vhdl 拔河,实现二人游戏-push-pull vhdl
<万中原> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程eda2

说明:7段显示译码器的输入为:IN0…IN3共5根, 7段译码器的逻辑表同学自行设计,要求实现功能为:输入“ 0…15 ”(二进制),输出“ 0…9…F ”(显示数码),输出结果应在数码管(共阴)上显示出来。-failed to translate
<卡卡> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程eda1

说明:根据自己需要输入相应的分频系数,最后仿真得到相应的结果....非常好用-failed to translate
<卡卡> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程testad

说明:此模块是FPGA系统中的指示模块,可分别指示系统的正常工作,程序烧写,工作模式,等状态,控制5个LED的状态来达到指示系统工作的目的-This module is the instructions in the FPGA system module, can the normal work of the indicator system respectively, burn written procedures, work patter
<shujian> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程test

说明:数字中频正交解调的matlab仿真程序,简单带通信号的正交解调实现-Digital IF quadrature demodulation matlab simulation program, a simple bandpass signal quadrature demodulator to achieve
<黑波> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程uart

说明:利用verilog实现与uart的通信,uart接口-uart interface realize
<Mike> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程fredivn

说明:一段FPGA的分频代码,可以完成FPGA中高频分成低频的功能-a section of code about division of frequency which can cut high frequency to low frequency
<王亚威> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程spi

说明:spi slave verilog代码 spi slave verilog代码 spi slave verilog代码-spi slave verilog code spi slave verilog code spi slave verilog code
<何莉> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程frequency_cnt

说明:频率计数器的设计,精确度不是很好,但是还是实现了功能。-failed to translate
<zhangyang> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程fenpin

说明:出租车计价器层次化设计中的分频模块,此模块的功能为将接收到的出租车行驶信号以及时钟信号进行分频。-Taxi meter hierarchical design frequency module, this module will receive taxi driving signal and the clock signal divider
<徐仕伟> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程jicheng

说明:出租车计价器中的计程模块,将分频后的出租车运行信号计数以及运算输出出租车行驶路程。-Taxi meter in the meter module, divided by taxi run signal count operation output taxi distance traveled
<徐仕伟> 在 2024-11-10 上传 | 大小:1kb | 下载:0

[VHDL编程beller

说明:无源蜂鸣器的VHDL驱动程序封装,已在板子上验证-Passive buzzer driver of VHDL package, has been verified on board
<夏鹏> 在 2024-11-10 上传 | 大小:1kb | 下载:0
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