[VHDL编程] jiance1

说明：3异或条件输出 周期的伪随机数生成器伪随机数 -The XOR output cycle pseudo-random number generator
<陈治斌> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] DMA_TOP

说明：vhdl code of dma module
<rashmi> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] complex-mul

说明：complex multiplier in verilog code is uploaded
<rashmi> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] verilocode1

说明：verilog code1 of 32bit divider is uploaded
<rashmi> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] j_k

说明：jk counter using verilog
<mital soni> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] booths

说明：booths multiplier vhdl program
<murali> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] stack_16x8

说明：VHDL语言写的16x8堆栈模块设计，存储器全满时给出信号并拒绝继续存入；读出时按后进先出原则；存储数据一旦读出就从存储器中消失；有相应的testbech文件，经测试可用。对小型设计很有用！欢迎下载交流学习。-Write VHDL 16x8 stack module design, memory signal is given full and refused to continue the deposit readout LIFO
<电工> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] div

说明：两个3位二进制数的除法，结果（整数商）输出到数码管显示-verilog multply
<晓珊> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] verilog_Manchester

说明：verilog—Manchester 极为简单的曼彻斯特编解码 verilog实现 分为编码和解码两个部分 通过自己测试 同步异步均正常收发-extremely simple verilog-Manchester Manchester codec verilog achieve synchronization through their own test is divided into two parts of the encodi
<摩托> 在 2024-10-07 上传 | 大小：1024 | 下载：1

[VHDL编程] lcd_init

说明：用Verilog HDL编写的LCD显示屏刷屏程序-LCD display refresh program written using Verilog HDL
<fensezhufu> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] ade

说明：Verilog code for modified serial multiplier
<arev> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Adder

说明：8bit low power pipelined adder-8bit low power pipelined adder
<arev> 在 2024-10-07 上传 | 大小：1024 | 下载：0