[VHDL编程] uart_tx_and_rx

说明：A verilog code for UART transmitter and receiver system-A verilog code for UART transmitter and receiver system...
<EBIN JOY> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] vga.v

说明：基于altera公司的maxii epm240t100c5系列的 实现了 vgA接口控制-Based on the the altera Company' s maxii epm240t100c5 series realized vgA interface control
<吴延超> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Ptxd

说明：模拟RS-232串口产生周期串口数据，可以根据需要修改周期参数，及时钟参数，代码可以直接用来产生需要波特率的通讯模拟数据。-Analog RS-232 serial port generates cycle serial data, based on the need to modify the cycle parameters, and clock parameters, the code can be directly used t
<zcy> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] da_control

说明：这是我在一个电源系统中用的程序,采用VHDL语言实现,用状态机实现-This is my program, used in a power system using VHDL language, using the state machine to achieve
<lh> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] HalfFilterMatlab_11

说明：半带滤波器的matlab设计 生成fpga所要的数据-halfband matlab
<孙范瑞> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] FFTSim.m

说明：仿真FFT参数对采用FFT算法分析信号频谱的影响。产生频率分别为2Hz，2.05Hz的正弦波合成信号，采样 频率＝10Hz。根据（8-8）式，要实现分辨两个单频信号的目的，DFT的序列长度必须满足 。分别仿真3种 情况下的FFT变换：１）取 的128点数据，计算FFT；２）将128点 以补零的方式加长到512点，计算FFT； 3）取512点 ，计算FFT-fft simulation matlab
<孙范瑞> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] 3239crc_verilog

说明：用verilog语言开发的一段VHDL协议的代码，仅供参考交流，写的比较简单-Verilog language development for some VHDL code of the agreement, are for reference only exchange, is relatively simple to write
<zql> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] VGA_VHDL

说明：VGA 视频 VHDL 原代码, 当然你需要FPGA板去调试改变. 仅仅看作好的原始参考-VGA video VHDL source code, of course, you need to FPGA board to debug changed. Merely as good the original reference
<Scott Reed> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] key_scan

说明：按键消抖！verilog版本的，延时程序，已经过测试-Key debounce verilog version, the delay procedure has been tested
<追风> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] mux16

说明：16位乘法器的verilog实现，可以通过仿真，采用的是移位的方法。-16-bit multiplier verilog achieve, through simulation, using the shift method.
<shaojian> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] UART8_Receiver

说明：自己编写的带有FIFO的UART串口接收模块，代码通过状态机实现-I have written to the FIFO UART serial receiver module code by the state machine.
<wangzhongwei> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] FIR

说明：采用加法树设计8位乘法器，具有流水线结构7阶FIR滤波器，输入序列信号字长4位表示，并且是无符号数。(An adder tree is used to design the 8 bit multiplier, which has a pipelined 7 order FIR filter. The input sequence signal is 4 bits, and it is an unsigned number.)
<mofeizq> 在 2024-10-07 上传 | 大小：1024 | 下载：0