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[VHDL编程] mux2to1
说明：--按下学习板的KEY1键和KEY2键，LED灯会显示状态 --KEY3作为选择器的开关； --1高电平选通a路信号也就是key1，；0低电平选通b路信号也就是key2-- Press the learning board KEY1 key and the KEY2 key, LED lantern display the state- KEY3 as selector switch - 1 high level gating<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] decoder3_8
说明：-译码器输出是低电平有效。所以每一次只有一个低电平。 --KEY1键和KEY2键和KEY3键作为 A b C信号的输入。LED灯作为输出显示状态 --按键的默认状态是1 高电平 --当按键按下时 对应的I/O为低电平（0）， --为了得到不通的值，三个按键不按下时，都是111.表示7；三个按键都按下时,都是000.表示0-- The output of the decoder is active low. So every<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] add
说明：--a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --所以一开始数码管显示的是E.应为111加111就等于E(14) --数码管显示相加结果-- A0 a1 a2 input we use k1 k2 k<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] sub
说明：--a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --一开始数码管显示的是0.应为111-111就等于0 --数码管显示相减结果-- A0 a1 a2 input we use k1 k2 k3 inst<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] mlt
说明：--a0 a1 的输入我们用 k1 k2 代替 --b0 b1 的输入我们用 k3 k4 代替 --一开始数码管显示的是9.应为(11)*(11)就等于9 --数码管显示相减结?-- A0 a1 input we use the k1 k2 instead- b0 b1 input with k3 k4 instead- a digital display is 9. (11)* (11) is equivalent<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] dff1
说明：--学习D触发器的原理 --按下学习板的KEY1键，LED灯会显示状态 --按下按键，对应的I/O是低电平。所以LED灯会亮?-- Learn the principles of the D flip-flop- Press the learning board of KEY1 key to display the status LED Lantern- press the button, the corresponding I<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] div_f
说明：--学习分频原理，在LED上面显示出来。一亮一暗 --利用计数器分频，把50MHZ的频率变的更慢。我们眼睛可以分辨的出来。 --输出是1Hz-- Learning divider principle, above the LED display.- The use of counter divider light up a dark 50MHZ frequency becomes slower. Our eyes can dis<lixiaolong> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] inout-vhdl
说明： c p u 读inout 端口的vhdl 程序-Read inout port vhdl program<可新迪> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] mult32
说明：4-cycle 32bit-Multiplier that can be work in FPGA. Correct work is confirmed by SP605 FPGA from Xilinx.<Masayuki Kimura> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] s_p2m_onechnl
说明：这是一个串转并的代码示例，将串行的数据转换为并行数据-This code example, a string transfer and the serial data is converted to parallel data<李宁> 在 2024-11-13 上传 | 大小：1kb | 下载：0
[VHDL编程] p_s2m_onechnl
说明：这是一个并转串的代码示例，将并行的数据转换为串行数据-This is one and transferred to the string code example, the parallel data is converted into serial data<李宁> 在 2024-11-13 上传 | 大小：1kb | 下载：0