[VHDL编程] dds-design

说明：fpga实现dds，实现任意波形输出信，设计代码verilog-dds fpga realization
<cc> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Luckey

说明：VHDL 频率可变的任意波形发生器-vhdl pinlvketiao renyiboxingfashengqi
<vampire> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] music.v

说明：用VHDL硬件描述语言在CPLD实现播放音乐-VHDL hardware descr iption language used for playing music in the CPLD
<jiajinying> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] DAC

说明：DAC spartan 3e starter
<Truong Toan> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] wanyongbiao

说明：EDA的课程设计，可以实现带有两位分和两位秒的四位数码表显示-EDA curriculum design can be achieved with two minutes and two seconds, four digital table shows
<SCC> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] miaobiao

说明：1. 设计数码管显示的秒表。 2. 能够准确的计时并显示。 3. 开机显示00.00.00。 4. 用户可以随时清零、暂停、计时。 5. 最大记时59.59.99分钟，最小精确到0.01秒 -1. Design digital display of a stopwatch. 2. Can be accurately timed and displayed. 3. Power Show 00.00.00. 4. Use
<pp> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Rake_Receiver

说明：用Verilog HDL语言实现一个Rake接收机的最大比合并准则，其中3路输入数据是并行相关输出-Verilog HDL language with a Rake receiver maximum ratio combining criteria, of which 3 related to the parallel input data is output
<张茂磊> 在 2025-01-16 上传 | 大小：1kb | 下载：1

[VHDL编程] YUV2RGB

说明：该代码可将YUV图像数据转换为VGA显示器能显示的RGB数据，R,G,B的位宽均为4，转换速度快。-The code can be converted to a YUV image data of RGB VGA monitor can display the data, R, G, B of the bit width of 4, the conversion speed.
<陈雅> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：用VHDL语言编写的CPU当中的ALU模块，可是实现十条指令-CPU using VHDL languages among the ALU module, but to achieve ten instructions
<wu> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier

说明：vhdl code multiplier
<Nikhil> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] fpu_add

说明：verilog code floatinf point addation
<Nikhil> 在 2025-01-16 上传 | 大小：1kb | 下载：0

[VHDL编程] ddc_cic3_hf

说明：vhdl语言实现CIC滤波器，用于数字下变频-vhdl
<xinghaili> 在 2025-01-16 上传 | 大小：1kb | 下载：0