[VHDL编程] VerilogHDL

说明：Samir Palnitkar-Verilog HDL_ a guide to digital design and synthesis-SunSoft Press (2003)
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[VHDL编程] Palnitkar_Verilog_1996

说明：Samir Palnitkar-Verilog Digital Design Synthesis-SunSoft Press (1996)
<MAA > 在 2024-11-14 上传 | 大小：8.62mb | 下载：0

[VHDL编程] 05448528

说明：s a clean renewable energy, wind energy draws more and more attention around the world. In case of high wind speed or low speed but substantial installed wind power capacity, wind turbine generators (WTGs) will take t
<phdscolar11 > 在 2024-11-14 上传 | 大小：294kb | 下载：0

[VHDL编程] IIC读写EEPROM发送到PC串口

说明：能实现用IIC读EEPROM并且将读取的数据通过串口发送到PC端，以及在PC端通过串口发送数据给FPGA，再利用IIC将数据写入EEPROM(The program can realize that FPGA read the data from EEPROM by IIC and then send it to PC by UART,and that PC send the data to FPGA by UART and the
<lml_234 > 在 2024-11-14 上传 | 大小：241kb | 下载：0

[VHDL编程] vga

说明：fpga控制vga在显示器上的彩条显示()
<文心星辰 > 在 2024-11-14 上传 | 大小：11kb | 下载：0

[VHDL编程] uartverilog

说明：FPGA利用串口、FIFO实现串口收发数据(FPGA using serial port, FIFO serial transceiver data)
<mzl127 > 在 2024-11-14 上传 | 大小：192kb | 下载：0

[VHDL编程] 8_1

说明：一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequenc
<白学 > 在 2024-11-14 上传 | 大小：92kb | 下载：0

[VHDL编程] 7_1

说明：电路端口为：异步清零输入端口rst，输入时钟clk_in，输出时钟clk_out。并分别采用两种以上的方法实现。(Frequency divider circuit port is: Asynchronous Clear input port rst, input clock clk_in, output clock clk_out. And use two or more methods to achieve.)
<白学 > 在 2024-11-14 上传 | 大小：265kb | 下载：0

[VHDL编程] MUSIC

说明：乐曲硬件演奏电路的主系统由4个模块组成： FDIV、CODE_DATA、F_CODE和DRIVER。其中，模块U1（FDIV）是分频功能将输入的6MHz的时钟信号分频成1MHZ和4Hz的信号。U2（CODE_DATA）类似于弹琴的人的手指；模块U3（F_CODE）类似于琴键；模块U4（DRIVER）类似于琴弦或音调发声器。(The main system of musical performance circuit consists o
<AaronAlert > 在 2024-11-14 上传 | 大小：388kb | 下载：0

[VHDL编程] Comparator

说明：VHDL Bit Comparator
<sidpokhrel > 在 2024-11-14 上传 | 大小：527kb | 下载：0

[VHDL编程] decimal_counter

说明：Decimal counter in VHDL
<sidpokhrel > 在 2024-11-14 上传 | 大小：191kb | 下载：0

[VHDL编程] digit_hex_4

说明：4 Digit HEX Counter,VHDL, Spartan 3E, Nexys 2
<sidpokhrel > 在 2024-11-14 上传 | 大小：182kb | 下载：0