[VHDL编程] code

说明：clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
<happybrave> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] sin

说明：用vhdl语言编写的余弦函数，-Vhdl language with the cosine function. . . . . . . .
<老郑> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] FJYFP

说明：用vhdl语言编写的分频程序，一个50分频，一个100分频，一个19200分频-Written by vhdl divide program, a 50-band, a 100 frequency, a frequency of 19200
<老郑> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] calendar

说明：一个简单的日历子系统，有闰月检查，非常简单-A simple calendar subsystem
<绿竹小子> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] snake

说明：在数码管上跑的贪吃蛇Verilog 程序-In the digital Verilog programs run on Snake
<绿竹小子> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] shijianzhong

说明：时间钟是设计，主要实现时间的计算和整点报时-goole good
<陈> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] dpram_anu

说明：true dpram with using shared variable
<anu> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] int_div

说明：基于VHDL的任意分频模块，利用Quartus II 9.0编译通过，并用示波器观察可行-VHDL-based modules of any division, the use of Quartus II 9.0 compiler, and the possible use of an oscilloscope
<Vincent Zhao> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] list_ch12_01_vga_sync

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] list_ch12_08_dot_top

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] clock

说明：时钟发生器，利用系统时钟获得需要的时钟信号-Clock generator, using the system clock to obtain the required clock signals
<清华> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] FIFO

说明：FIFO,双端口数据存储器，实现数据先入先出的存储器件-FIFO, dual port data memory, data FIFO memory device
<清华> 在 2024-10-11 上传 | 大小：1024 | 下载：0