[VHDL编程] ADC

说明：Analog to Digital converter
<ravindra> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] dco_12

说明：是一个DCO的VHDL代码，源自Willey的博士论文，很好的一个源码，希望对各位有用。-The VHDL code is a DCO, from Willey' s doctoral thesis, a good source, and I hope you useful.
<xiaoxia> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] doorlock

说明：门锁电路的检测器，可以预先输入密码，当输入数值和密码相同时有灯闪亮显示正确。本程序只有一个文件-Lock detector circuit that can pre-enter the password, the password input the same values and have lights shining display correctly. This procedure is only one file
<wangwei> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] baseband_code

说明：利用VHDL硬件语言编写了常用的基带码的产生，Quartus ii 仿真通过。-Written by VHDL hardware language code commonly used in the generation of baseband, Quartus ii simulation pass.
<kai> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] serialcom

说明：串口通信的一个小程序，可以实现与上位机及下位机之间的通信，希望对大家的学习带来帮助-A small program serial communication can be achieved with the host computer and the communication between the lower machine, we hope to bring help to learn
<方金辉> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] fir6dlms

说明：lms算法，自适应滤波器中使用fir滤波器对信号的码间干扰进行均衡-lms
<lvchangbo> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] one_clk

说明：Verilog 中 1:1 分频 电路，实践中可能会用到，这种方法，我也想了很久 -verilog frequency
<王一凡> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] alu32

说明：32 bit ALU design using VHDL code for Xilinx ISE Foundation
<Bruno Frankelli> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_divider

说明：一个时钟分频器，可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.
<刘涛> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] gcd_lcm

说明：求两个100以内整数的最大公约数和最小公倍数，只用加法和减法运算-Find the greatest common divisor of two integers less than 100 and the least common multiple, only addition and subtraction
<刘涛> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] sr8

说明：8bit移位暫存器 隨著CLK觸發 每次將資料依序輸入暫存器 且為FIFO-8bit shift register with the CLK input is triggered each time the data register and the FIFO order
<vdsfvg> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_7_segment_decoder

说明：Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board
<Rahul> 在 2024-11-14 上传 | 大小：1kb | 下载：0