[VHDL编程] gcd_lcm

说明：求两个100以内整数的最大公约数和最小公倍数，只用加法和减法运算-Find the greatest common divisor of two integers less than 100 and the least common multiple, only addition and subtraction
<刘涛> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] sr8

说明：8bit移位暫存器 隨著CLK觸發 每次將資料依序輸入暫存器 且為FIFO-8bit shift register with the CLK input is triggered each time the data register and the FIFO order
<vdsfvg> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_7_segment_decoder

说明：Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board
<Rahul> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_8-bit_2to1_mux

说明：Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board
<Rahul> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_BCD_counter

说明：Verilog Code for a BCD counter and it is implemented on Altera DE2 board-Verilog Code for a BCD counter and it is implemented on Altera DE2 board
<Rahul> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] vga1

说明：VGA 接口模块，800*600接口时序verilog实现-VGA interface module, 800* 600 interface timing verilog implementation
<wangkunchi> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] LcdDisp

说明：128*64点阵LCD的Verilog代码，LCD为左右半屏各64*64个点，LCDdatasheet可参考ZY12864D.pdf-128* 64 dot matrix LCD, Verilog code, LCD screen is about half of the 64* 64 points, LCDdatasheet refer ZY12864D.pdf
<曹氏> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] no1_arrengment_if

说明：no1_arrengment_if by vhdl using xlinx
<usef> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] NO2_SWITCH_IF

说明：swiych_if by vhdl using xlinx
<usef> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] NO3_ALU_IF

说明：alu_if bu vhdl using xlinx
<usef> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] keyscan3

说明：键盘扫描 以及输入后在LED 上的显示数字是无人分配【是大牌fks东平干净哦耍大牌企鹅王如图七二五体弱配挖潜普通孤儿我陪你 -After scanning the keyboard and input on the LED display digital distribution is no big fks Dongping 【is clean and the king penguins Oh diva seven hundred twenty-five frail figure with
<SEE> 在 2025-07-12 上传 | 大小：1kb | 下载：0

[VHDL编程] div8M_v

说明：基本的分频器，用于将时钟频率降低一半。包含两个接口，只使用寄存器，未使用线网类型。-The basic divider for halving the clock frequency. Contains two interfaces, using only regs instead of wires.
<wzx> 在 2025-07-12 上传 | 大小：1kb | 下载：0