[VHDL编程] ALU

说明：实现加减乘除与或非和大小比较功能的ALU模块-Math and the non-realization of more functions and size of the module ALU
<唐文博> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] FP1

说明：verilog實現FPGA串流加密雛形 持續研究中 鏈波器 LFSP-verilog FPGA stream encryption to achieve sustained research prototype chain Filter LFSP
<LKK12235> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] pulse

说明：实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the
<世海> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] Verilog_traffic_control

说明：verilog,交通灯控制器,包括左/右拐，红、黄、绿灯。-verilog, traffic light controllers, including the left/right, red, yellow, green.
<世海> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] interleaver_Matlab_Verilog

说明：Matlb和verilog编的两个文件。是关于OFDM通信中的交织。-Matlb and verilog OFDM communication interleave
<世海> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] fufenjieqi

说明：基于FPGA的复分接器，包括了M序列码的产生，2路数据复接，数据分接（包括巴克码的判断）。-FPGA-based compound splitters, including M sequence code generation, 2 channel data multiplexing, data tap (including the Barker code to judge).
<陈云> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] AdditionCounter

说明： 一个带有异步复位和同步时钟使能的十进制加法计数器-Asynchronous reset and synchronization with a clock enable decimal addition counter
<John> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] FullAdder

说明：要求在Quartus II软件，利用VHDL完成层次式电路设计，电路中的元件可以用VHDL设计也可以用库元件连线构成再封装。借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。输入方法不限制。适配采用Cyclone系列的EP1C6Q240C8。要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形。要求采用层次式结构设计。-Quartus II software requires the use of VHD
<John> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] duojitongxin

说明：实现环境检测，然后将数据传递给主机，并显示环境数据-To achieve environmental testing, and then pass the data to the host, and display environmental data
<liuxiaokai> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] AGC

说明：在实际系统中，由于发端功率和信道增益的变化会引起接收到的信号幅度的变化，这种变化是设计者所不希望的，因此，有必要对信号幅度进行自动增益控制(AGC)。另外，在解调器内部所有同步完成之后，如果解调输出为软输出，则需要对输出信号进行定标，以使较少的位数能够全面地反映解调数据的信息，这被称为定标AGC。AGC的实现原理大同小异，一般都是将信号幅度(能量)与固定门限比较，高于或低于门限的信息被送到调整环路滤波器，滤波器的输出用于控制可控增益放大
<开水来了> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] crc

说明：crc project by vhdl -crc project by vhdl ..............
<mohammed> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] ZNYB1

说明：CPLD测方波频率和占空比的Verilog代码-CPLD mearsure Verilog
<朱> 在 2024-10-12 上传 | 大小：1024 | 下载：0