[VHDL编程] ALU

说明：ALU logic using Verilog
<Cho Hyun Woo> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ask100

说明：时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-
<Jim Chen> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] myAddSub

说明：Verilog adder for alu develpment
<ricardiito> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Counter8

说明：Counter 8 bits Vhdl Code
<Avatar> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] divisor

说明：Time divisor vhdl code
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[VHDL编程] Register8bits

说明：Register 8 bits VHDL code
<Avatar> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] DEMUX

说明：Demultiplexor vhdl code
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[VHDL编程] 1

说明：FPGA交通灯控制设计程序 簡要代碼 -FPGA
<魔xx> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] fir16_12_2m_hamming

说明：VHDL语言fir16_12_2m_hamming的描述 里面有详细的程序代码-fir16_12_2m_hamming
<yang> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] jdcbzh

说明：使用VHDL语言实现串并转换模块的实现，可在QUARTUS上实现-Use VHDL language string and conversion module, but in QUARTUS
<吴丹> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ram32b

说明：VHDL code for 32 byte RAM
<Davood> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：VHDL code for first in first out register
<Davood> 在 2024-11-17 上传 | 大小：1kb | 下载：0