[VHDL编程] cd

说明：通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp
<张力> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNTER

说明：对外部输入的高频脉冲信号进行分频，应用于FPGA/CPLD .-External input of high-frequency pulse signal frequency, applies to FPGA/CPLD.
<fsdfe> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：基于Verilog的除法器设计，可以直接在Q2里面运行哦~-Verilog-based design of the divider, which can be run directly in Q2 Oh ~
<谢玮霖> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] keyscanverilog

说明：键盘扫描代码，4*4，verilog的，谢谢大家支持-Keyboard scan code, 4* 4, verilog, and thank you for support
<徐胤> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] milixingzhuangtaiji

说明：米立型状态机的输出变化要提前一个周期，即一旦输入信号或状态发生变化，输出信号立刻发生变化。-M-li-type state machine to advance the output changes in a cycle, that is, once the input signal or status change, the output signal of immediate change.
<孙超> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] zj

说明：vhdl编程 实现移位寄存器 左移动和右移动-VHDL Programming shifter left and right moving mobile
<wangjun> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 11

说明：VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following
<夏巍> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 22

说明：VHDL语言实现三人表决器控制电路，有优先级自主设定等功能-VHDL language to achieve three of the voting machine control circuit, a priority setting features such as autonomous
<夏巍> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] CORDIC_ATAN

说明：使用verilog语言完成了基于cordic算法求反正切的计算，精度为8次迭代-Verilog language used to complete based on CORDIC algorithm for arctangent calculation, an accuracy of 8 iterations
<小米> 在 2024-11-17 上传 | 大小：1kb | 下载：1

[VHDL编程] led

说明：LED显示功能，使用VHDL语言编程，基于FPGA-LED display, the use of VHDL language programming, based on FPGA
<juanjuan> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] lock

说明：电子密码锁，实现并行输入，错误报警和密码设置功能，以及兼作门铃使用-Electronic code locks, the realization of parallel importation, error alarm function and password settings, as well as the use of doubles as a doorbell
<姜楠> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] shifter

说明：完成一个加速器设计，全加器，具 8位计数器-Complete a accelerator design, full adder, an 8-bit counter
<熊刚> 在 2024-11-17 上传 | 大小：1kb | 下载：0