[VHDL编程] 1

说明：序列信号的发生器 希望可以对大家有用处-Sequence signal generator for all of us hope that we can be useful
<姜慧> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] husw

说明：用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
<hsw0320> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] cla4

说明：verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0
<沙嗲> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] song

说明：音乐，梁祝，其中应用VHDL编写的全过程梁祝。-Music, Butterfly Lovers, in which the application of VHDL to prepare the whole process of Butterfly Lovers.
<1> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] adder4

说明：是用verilog写得加法器以及计数器里面有测试文件（testbench），对于初学者来说这个可以用来参考下-Is written in Verilog adder and counter inside a test file (testbench), for beginners this can be used to reference the next
<olive> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] shukongfenpinqi

说明：
<dufsih> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] PCM1770

说明：24位AD PCM1770的VHDL控制模块，经实践检验可用-24 AD PCM1770 the VHDL control module can be used by the practice
<david> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] fir5k

说明：通带为4500到5500的带通fir的VHDL程序，经实践检验可用-Passband for the 4500-5500 bandpass fir of VHDL procedures, can be used by the practice
<david> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ubs_fifo

说明：同步写USB_SLAVE_FIFO的VHDL源代码-Synchronous write USB_SLAVE_FIFO the VHDL source code
<pacemaker> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ALU

说明：在Xilinx7.1平台下编写的ALU代码，可以实现五位加法、减法、与、异或四种运算！-Xilinx7.1 platform in the preparation of the ALU code, can be achieved five adder, subtraction, and, four computing XOR!
<梁晓炬> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] SSD2

说明：在Xilinx7.1平台下编写，可以实现七段数码管的译码功能！-Xilinx7.1 platform in the preparation can be achieved and seventh of the decoding functions of digital tube!
<梁晓炬> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] miaobiao

说明：基于VHDL环境下的秒表设计源代码 很好用的-Environment based on VHDL design source code stopwatch good use
<Jim> 在 2025-04-24 上传 | 大小：1kb | 下载：0