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[VHDL编程] CIC-UPSAMPLE
说明:CIC内插 内插系数可变,阶数1~6,Verilog版本-Inserted within the CIC interpolation factor variable, the order of 1 to 6, the Verilog version<邹燕然> 在 2025-01-22 上传 | 大小:3kb | 下载:0
[VHDL编程] jtag_master_latest.tar
说明:jtag 主机,根据jtag 标准协议编写的verilog代码-the jtag host, according to the jtag standard agreement prepared by the verilog code<gzh> 在 2025-01-22 上传 | 大小:3kb | 下载:2
[VHDL编程] bank_manage
说明:实现自动排队并完成叫号,设置一个排号按键,以及四个柜台用消号按键。当按下叫号键时,1.若队列不满,LCD显示"Your No.is 01!"的字样。2.若队列已排满,LCD显示"The queue is full,please wait"的字样。当按下消号键时,1.若队列无人,LCD显示"Sorry,the queue is empty!"的字样。2.若队列有人,蜂鸣器响,LCD显示如"No.01 come to No.1window,<yuying> 在 2025-01-22 上传 | 大小:3kb | 下载:0
[VHDL编程] trivi_generator
说明:trivium code is used to implement both hash and strean cipher,it reduces both time and space<suma> 在 2025-01-22 上传 | 大小:3kb | 下载:0
[VHDL编程] matrix-keyboard-
说明:矩阵键盘控制的FPGA,verilog语言实现,包括rtl,ucf,以及testbench的详尽代码-Exhaustive code matrix keyboard control FPGA, Verilog language, including the rtl, ucf, and testbench<韩飞> 在 2025-01-22 上传 | 大小:3kb | 下载:0
[VHDL编程] serial-port
说明:串口数据采集 包括打开串口和串口初始化函数,在自己开发板测试需更改串口名称-serial port<刘勇> 在 2025-01-22 上传 | 大小:3kb | 下载:0