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[VHDL编程shu-kong-fen-pin-qi

说明:数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比,数控分频器就是计数值可并行预置的加法计数器设计完成,方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件,可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识,只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given diff
<xuling> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程qi-duan-yi-ma-qi

说明: 七段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器,输出信号LED7S的7位分别是g、f、e、d、c、b、a,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、
<xuling> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程xu-lie-jiance-qi

说明: 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中,任何一位不相等都将回到初始状态重新开始检测。 状态机的工作方式就是根据控制信号按照预先设定的状态进行顺序运
<xuling> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程LCD

说明:LCD 控制 东北大学秦皇岛分校 电子设计自动化 实验-LCD control Northeastern University at Qinhuangdao electronic design automation experiment
<yuxi> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程hh

说明:此文件是一个Butterworth IIR滤波器的VHDL程序,此滤波器是10阶的,通带频率在2.5MHz——7.5MHz,采样频率为200MHz。此滤波性能不是很好,仅供参考。-This file is the VHDL program in a Butterworth IIR filter, this filter is 10 bands, the frequency of the passband of 2.5MHz- 7.5MH
<liu hao> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程multi_adder

说明:这是一个八位的乘法累加器的VHDL源代码-8 bit multiple accumulator
<李奕凯> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程PLL210M

说明:用VREILOG编写DDS模块 modelsim功能测试通过 十分好用-VREILOG to write the DDS module modelsim function test by the very easy to use
<WANGKANG> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程stepping-motor-and--Digital-clock

说明:在FPGA上运行,控制步进电机和数字时钟的程序-Running on the FPGA to control the stepper motor and digital clock program
<张小军> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程calculator-horse-race

说明:共3个程序,跑马灯,3位计算器,3-8译码器-Three programs, marquees, three calculators, 3 to 8 decoder
<张小军> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程Div_Fre

说明:5分频器,功能是对需要信号进行五分频,生成周期为原来五倍的信号-5 divider, the fifth of the frequency on the need to signal the build cycle for the original five times the signal
<mengzhilin> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程ov7670

说明:用verilog实现IIC协议,对ov7670进行配置-IIC agreement with verilog configure ov7670
<> 在 2025-02-02 上传 | 大小:3kb | 下载:0

[VHDL编程filter

说明:低通滤波器的代码,能够实现低通滤波器的功能,自己写个测试平台就可以仿真了。-The code of the low-pass filter, low-pass filter function, write a test platform can be simulated.
<安度因> 在 2025-02-02 上传 | 大小:3kb | 下载:0
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