资源列表
[VHDL编程] proje-vhdl
说明:ASYMMETRIC LARGE SIZE MULTIPLIERS WITH OPTIMISED FPGA RESOURCE UTILISATION<mehdi> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] conv-std-logic
说明:This the code for convert binary number to integer number using std logic vector function. -This is the code for convert binary number to integer number using std logic vector function.<backialakshmi> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] m_wallace_coding
说明:Wallace tree Multiplier<Rosario Gowthaman> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] Testbench_SR_SerIn
说明:Testbench for Shift Register, Serial in Parallel out<Huy> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] stopwatch-design-and-verification
说明:一个具有秒表功能的模块,具有计时、清零、暂停等功能,精度为0.01s-The module has a stopwatch function, with time, cleared, pause function, accuracy 0.01s<csy> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] submicron-technology
说明:IT IS THE TECHNOLOGY TO REDUCE THE SHORT CIRCUIT LEKAGE POWER IN CMOS TECHNOLOGY. BY THIS WE CAN AVOID THE SHORT CIRCUIT POWER<ajay kumar> 在 2025-02-04 上传 | 大小:7kb | 下载:0
[VHDL编程] DC-Adder_Array
说明: 要求采用快速进位链(Look Ahead)设计一个21位加法器; 2) 采用结构化的设计方法,所有加法器均采用步骤1)的21位加法器; 3) 在加法器阵列中加入流水线结构(Pipelinc),输入连续送数,输出连续出结果,流水线填满后每拍输出一个结果; -1) requires the use of fast carry chain (Look Ahead) design a 21-bit adder 2) the<李少博> 在 2025-02-04 上传 | 大小:7kb | 下载:0