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[VHDL编程] computer12
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[VHDL编程] Viterbi_decoder
说明:Viterbi译码器的编解码器的设计 用Verilog实现-Viterbi decoder。Verilog<李风飞> 在 2025-03-04 上传 | 大小:63kb | 下载:0
[VHDL编程] USB2.0IP(RTL)
说明:USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码-USB2.0 IP,Verilog HDL<AmazingEric> 在 2025-03-04 上传 | 大小:63kb | 下载:1
[VHDL编程] interleaver
说明:交织编码器的verilog代码实现,此外有testbench和波形。-the verilog code for the interleave encoder, with the testbench code and waveform screen print.<Yang Jie> 在 2025-03-04 上传 | 大小:63kb | 下载:0
[VHDL编程] UART
说明:语言:verilog语言 功能:通过串口控制模块,实现FPGA与串口 通信。 仿真环境:modelsim 综合环境:quartus -Language: verilog language function: through the serial port control module, FPGA and serial communication. Simulation Environment: modelsim<huangjiaju> 在 2025-03-04 上传 | 大小:63kb | 下载:0