[VHDL编程] percent

说明：verilog编写的计算百分比模块-Verilog prepared by calculating the percentage module
<刘陆陆> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] rtl

说明：用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim
<刘吉> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] URAT_VHDL

说明：URAT VHDL程序与仿真 各程序运行环境为MAXPLUS_-UART procedures and VHDL simulation environment for the operation of the procedures for MAXPLUS_
<王光辉> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] I2C_loader

说明：用FPGA做主控制器，对IIC从设备配置参数的源程序。Xilinx提供-FPGA master controller, right from the IIC equipment configuration parameters of the source. Xilinx offer
<cloud> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] cordic.tar

说明：cordic程序的VHDL程序源码及说明，有详细的说明，程序有注释-cordic procedures procedures VHDL source code and explanations are detailed explanations, procedures Notes
<mh> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] FPGA_bit_clock_data_recovery

说明：基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
<sam zeng> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] fenpin

说明：分频器，自己尝试编辑的，20和40分频，可以-Divider, try to edit their own, 20 and 40 sub-band can be
<谢小川> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] lock

说明：这个是我毕业设计的最初方案 8位二进制密码锁，在输入密码正确的情况下修改密码，显示输入密码，正确显示绿灯提示，错误显示红灯提示并报警。-This is my graduate program was originally designed eight binary code lock in the correct password to modify your password, enter the password shows t
<孙光华> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] Compare_8_bits

说明：用VERILOG语言实现了8BIT编码器.-Realized using Verilog language 8Bit encoder.
<zhuangqi> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] ls138

说明：基于VHDL的LS138译码器的实现 一个很简单的程序-Based on the LS138 decoder VHDL realization of a very simple procedure
<philin> 在 2025-03-10 上传 | 大小：91kb | 下载：0

[VHDL编程] BJDJ

说明：实现步进电机的驱动控制，可以实现精准步距角控制(Stepper motor driver control)
<cxylosing > 在 2025-03-10 上传 | 大小：92kb | 下载：0

[VHDL编程] LSFR design

说明：-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a de
<essaidioualid@gmail.com> 在 2022-09-13 上传 | 大小：91.46kb | 下载：0