[VHDL编程] Memory_BIST.rar

说明：Memory_BIST a memory controller and used in memory sequence indentification,Memory_BIST a memory controller and used in memory sequence indentification
<videv> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] latch

说明：FPGA锁存器代码，EPM240上已经验证了，可以借鉴使用，用Verilog语言编写-FPGA latches code, EPM240 has been verified, you can learn to use, with the Verilog language
<谢凯聪> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] XUELIEXINHAOFASHENGQI

说明：基于ALTERA MAX系列FPGA的开发板的序列信号发生器源码。应该可以通用。设计环境为QUARTUS II。压缩包包含整个工程。-ALTERA MAX Series FPGA-based development board serial signal generator source. Should be universal. Design environment QUARTUS II. Archive contains the e
<石同享> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] shuanxiangyiweijicunqi

说明：此程序描写的是双向移位寄存器用VHDL语言描写它的功能，供同学们参考-This program descr iption is bidirectional shift register using VHDL descr iption of its functions, the reference for students
<魏银玲> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] ADDER_4_BIT

说明：implement 4 bit add using vhdl
<Ali> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] moore

说明：FPGA实现moore状态机，适合新手学习，开发环境Q2-FPGA implementation moore state machine, suitable for novice learning, development environment Q2
<lishh> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] xilinx_11

说明：some impurement of Vhdl libary (floating point vs..)
<savastakan> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] FPGA_PWM

说明：通过FPGA产生PWM波，实现频率与占空比均可调，移植方便快捷。-Produced by the FPGA PWM wave frequency and duty cycle can be adjusted to achieve convenient transplant.
<小松> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] FLATRON-E1942C-BN

说明：firmware for lcd rtd2120-5
<lic1> 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] 10419729vhdl对数

说明：进行对数运算的IP核，可以计算以2，10，e为底的对数，最高可输入24bit宽度的数据。 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。(The IP kernel that performs logarithmic operations can compute data at the base of 2, 10, and E, with the highest input 24bit width.
<wove2006 > 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] project2

说明：基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication
<锂离子 > 在 2025-03-15 上传 | 大小：114kb | 下载：0

[VHDL编程] FPGA工程师面试试题集锦

说明：FPGA工程师面试试题集锦，适用于FPGA开发入门(FPGA Engineer Interview Suitable for the introduction of FPGA development)
<coat > 在 2025-03-15 上传 | 大小：114kb | 下载：0