[VHDL编程] 135geshili

说明：135个经典设计实例基于Verilog，经典实用-135 classic examples of design based on Verilog
<haha> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] m_SSRG

说明：该工程设计了一个m序列扩频系统，电路的结构为SSRG结构，已通过仿真。-The engineering design of an m-sequence spread spectrum system, the circuit structure of the SSRG structure has been through the simulation.
<longdonghuo> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] DE2_115_IR

说明：该代码在DE-2开发板上实现了红外线收发功能，值得借鉴。-The code achieves IR sender and trancever based on DE-2，It worth reading。
<罗乃好> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] S5_UART

说明：utar串口通信，包括设计相关的文档和数据手册功能仿真目录 综合文件目录 所有的源文件 物理实现目录 -utar serial communication, including design documentation and data sheets related to functional simulation directory Comprehensive directory of all the physical imple
<陈亮> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] FPU

说明：32位单精度浮点运算单元,遵从IEEE 754标准，持浮点加、减、乘、除等运算。-32-bit single-precision floating-point unit；comply with the IEEE 754 standard；support floating-point add, subtract, multiply operations.
<gingercorn> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] Verilog

说明：RAM ,IFFO实现字节的存储器设计，经过验证-RAM, IFFO bytes of memory design, proven
<an> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] sequence_detecter

说明：sequence detector based on system verilog
<star> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] jbi_22

说明：用于CPU模拟JTAG接口来配置altera的FPGA-jam player are used to configure altera fpga
<you> 在 2025-03-15 上传 | 大小：113kb | 下载：1

[VHDL编程] tlc5615

说明：基于FPGA 的tlc5615 的实现，经过了自己的验证，能正常使用-Tlc5615 FPGA-based realization, through its own validation, can be used normally
<建宇> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] DE2_115_IR

说明：Verilog IR Receiver decodes and process signal through FPGA and display on the 7-segment displays in hrxadecimal format.
<KWIer> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] SDRAM_0

说明：verilog写的sdram控制测试程序，测试成功了，可以直接在飓风2上跑-sdram verilog write control testing procedures, the test is successful, you can run directly on the Hurricanes 2
<徐墨潇> 在 2025-03-15 上传 | 大小：113kb | 下载：0

[VHDL编程] Digital-competition-responder

说明：数字式竞赛抢答器的VHDL程序及实验报告，本抢答器是最多可容纳5位参赛者的数字式抢答器，在QUARTUS II平台中进行了仿真-VHDL procedures and lab reports Digital contest Responder, the Responder is for up to five contestants digital Responder, a simulation platform in QUARTUS I
<zhangling> 在 2025-03-15 上传 | 大小：113kb | 下载：0