资源列表
[VHDL编程] Digital-Design-with-CPLD-Part2
说明:Digital Design with CPLD Part2 PDF document with examples<Christoffer> 在 2025-03-16 上传 | 大小:35.35mb | 下载:0
[VHDL编程] Digital-Design-with-CPLD-Part3
说明:Digital Design with CPLD Part3 PDF document with examples<Christoffer> 在 2025-03-16 上传 | 大小:36.02mb | 下载:0
[VHDL编程] Cadence-Encounter
说明:8x8 mulitplier. created this file using the midelsim softwre. Tested and simulated. Great waveform, so the testbench is included also. Does anybody knkow how to make a 16x16 arrray multiplier?<rell> 在 2025-03-16 上传 | 大小:2.31mb | 下载:0
[VHDL编程] xujuxuanzhe
说明:还用硬件描述语言设计的数据选择器,现代逻辑器件-Also designed using hardware descr iption language data selector, modern logic devices<罗风> 在 2025-03-16 上传 | 大小:2kb | 下载:0
[VHDL编程] port-must-be-called-a-key-law-sweep
说明:一种新的按键扫描方法,用5个IO口就可以扫描20个按键。-A new key scanning method, with five IO ports can scan 20 keys.<sdfsdf> 在 2025-03-16 上传 | 大小:150kb | 下载:0
[VHDL编程] digital_clock
说明:verilog digital clock.四位 有计时器 有秒表 。是学生作业。 原创。 适合初步学习verilog的学生。 -verilog digital clock/4 bits/ up_down/stopwatch<shisaiyu> 在 2025-03-16 上传 | 大小:803kb | 下载:0
[VHDL编程] display_combine
说明:这是学生做的Verilog HDL 作业。 是一个数字钟。 有时钟,秒表等功能。 原创。-This is the Verilog HDL students to do the job. Is a digital clock. A clock, stopwatch and other functions. The original.<shisaiyu> 在 2025-03-16 上传 | 大小:826kb | 下载:0