[VHDL编程] double_addsub

说明：双字的加减法的verilog源代码和testbench，已经过测试-verilog source code and testbench double word addition and subtraction, and has been tested
<adfadf> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] UD_DIVDER

说明：定制化分频器的verilog源代码，分频器变量已参数化，好用-Customized divider verilog source code, variable frequency divider parameterized, easy to use
<adfadf> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] viterbi_soft

说明：维特比译码器，调用IP核，软判决输入，开发平台Xilinx Spartan-6系列FPGA-viterbi decoder, using IP core resource, soft decision input,develop platform is Xilinx Spartan-6 series FPGA
<王沛霖> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] des

说明：具有所有的DES等加密解密运算操作实现，加密，解密等运算-verilog DES encrypt
<翟江涛> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] tfc

说明：TRAFFIC LIGHT CONTROLLER
<saddam> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] RAM

说明：用verilog实现了IP核的使用，例化了一个RAM，用来进行读写操作，另外还编写了斐波那契数列来进行测试。-Using verilog to achieve the use of IP core, the instantiation of a RAM, used to read and write operations, in addition to the preparation of the Fibonacci sequence
<east> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] count

说明：用Vrilog实现了一个计数器，并用七段数码管进行显示，运用了时分复用，代码简单明了，适合基础学习。-Using Verilog to achieve a counter, the code is simple and clear, suitable for basic learning.
<east> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] A-novel-approach-to-realize-Built-in-self-test(BI

说明：A novel approach to realize Built-in-self-test(BIST)
<Yagni> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] FAS

说明：Frequency Analysis System verilog code
<Lin> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] sigma-delta-modulator

说明：实现SIGMA-DELTA Modulator的veriolog代码-sigma-delta moudulator for RFPLL
<zhangzezhi> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] RRController

说明：Source Code for a Rom/And Ram controller and some sample Op-Codes.Written in components and assembled together.enjoy!
<MarshalAmin> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] digital_clock

说明：基于vivado的FPGA数字闹钟的程序，verilog语言编写-Vivado based on the FPGA digital alarm clock procedures, verilog language
<kan> 在 2025-02-05 上传 | 大小：3kb | 下载：0