[VHDL编程] UART_TX

说明：verilog写的串口发送程序，具有单字节发送和多字节发送功能，附带testbench，可自行验证-verilog write serial transmission program, sending a single byte and multi-byte transmit function, with testbench, can verify their own
<王红伟> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] UART_RX

说明：自己用Verilog写的串口接收程序，有testbench，可实现单字节接收和连续接收，testbench可测功能-Own use Verilog write serial reception procedures, testbench, can achieve single-byte receive and continuous reception, testbench measurable function
<王红伟> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] fir_csd

说明：vdhl实现FIR，乘法器采用CSD编码，在资源紧张情况下，可省去很多资源-vdhl achieve FIR, multiplier using CSD coding, in the case of resource constraints, can save a lot of resources
<wangjin> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] ALU_VERILOG_COCOTB

说明：ALU written in Verilog HDL and tester written in python using the cocotb library
<Nobunaga Chipotle> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] i2c_master

说明：16-bit addr, 8 bit data 的 I2C master verilog 模块-16-bit addr, 8 bit data I2C master verilog
<唐> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] spi_verilog_master_slave_latest.tar

说明：该项目从需要具有强大而简单的以VHDL编写的SPI接口核心开始，用于通用的FPGA到设备接口。 所产生的内核产生小而高效的电路，从非常慢的SPI时钟到超过50MHz的SPI时钟。-This project started the need to have robust yet simple SPI interface cores written in VHDL to use in generic FPGA-to-device in
<asdtgg> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] design

说明：状态机描述风格，具有工程价值的状态机结构 源自华为内部-State machine descr iption style, with the value of the state machine structure- Huawei internal
<Lay> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] sdi_3g_hd_sd_code

说明：SDI格式视频产生代码，fpga编码，里面有3个文件分别对应3g,hd,sd信号，给不同的时钟就可以直接用了-SDI format video generation code
<charson> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] OSCFAR

说明：OSCFAR中最重要的排序算法实现，单周期输出一组数据排序之后的特定序号的数值，作为CFAR的参考值。-OSCFAR the most important sorting algorithm to achieve a single cycle of a set of data after sorting the number of specific serial number, as a reference value of CFAR.
<wang> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] sineWaveGenerator

说明：FPGA生成高质量400Hz正弦信号的代码，可调节信号频率、初相位及信号质量-FPGA generated code 400Hz sinusoidal signal quality, signal frequency can be adjusted, and the initial phase of signal quality
<苟李> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] Vhdl-code-a-testbench

说明：基于VHDL编写的LED灯程序及testbench-LED code & testbench for VHDL
<窦莱> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] exp2_fpga

说明：Arithmetic logic unit
<Ayca kaya> 在 2025-02-05 上传 | 大小：3kb | 下载：0