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[VHDL编程] XianShiRiQi(weizhun)
说明:数码管显示日期,用verilog语言书写,8个数码管可循环左移-Digital tube display the date, written in verilog language, eight digital tube can be cyclic shift to the left<lzx> 在 2025-02-05 上传 | 大小:3kb | 下载:0
[VHDL编程] PWM-dead-zone
说明:实现PWM输出的死区控制,可保证避免上下桥臂同时导通损坏功率器件-Achieve PWM output dead time control, can guarantee to avoid simultaneous conduction of upper and lower leg damage power devices<cpf> 在 2025-02-05 上传 | 大小:3kb | 下载:0
[VHDL编程] AX301_jtag_uart_test
说明:黑金AX301开发板,jtag口驱动及调试实验代码-AX301 development board,JTAG port driver and debug experiment code<张天奇> 在 2025-02-05 上传 | 大小:3kb | 下载:0
[VHDL编程] AX301_Real_time_clock_test
说明:AX301 FPGA开发板,实时时钟实验程序代码-AX301 FPGA development board,Real time clock test code<张天奇> 在 2025-02-05 上传 | 大小:3kb | 下载:0
[VHDL编程] pipline_lms_and_rls_verilog
说明:流水线LMS,和RLS算法的Verilog代码,用于自适应信号处理的FPGA实现。-The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.<杨光西> 在 2025-02-05 上传 | 大小:3kb | 下载:0
[VHDL编程] digital--clock
说明:在Quartus II 平台下用verilog语言写的多功能数字钟-In the Quartus II platform with verilog language written multifunction digital clock<liran> 在 2025-02-05 上传 | 大小:3kb | 下载:0