[VHDL编程] FIFO

说明：一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
<falcon_cq> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] mini_fifo

说明：另外一个用VHDL源码编写的FIFO模块程序,可以比较一下和FIFO有什么区别.-Another, prepared by using VHDL source FIFO module procedures, you can compare and What is the difference between FIFO.
<falcon_cq> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl

说明：自己弄的一小段程序代码，给大家看看，望多给点意见。-Get their own small section of program code, for everyone to see, hope more points.
<胡懿君> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] f2812I2C_EEPROM

说明：用VHDL语言实现扩展IIC接口的功能，-VHDL language used to achieve the expansion of IIC interface functions,
<mpfei> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] elecfans.comMPSK

说明：用VHDL实现的基带信号进行MPSK调制 及串并转换-Achieved using VHDL baseband MPSK signal modulation and SERDES
<王黎波> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] ENCODE

说明：本源码实现交织编码，源码为VHDL语言。运行于发射端FPGA。-Interleaved Coded achieve this source, source code for VHDL language. Running on the transmitter FPGA.
<yinglun> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] 24clock

说明：实现60进制的计数，每60个脉冲上升沿进一次位。-60 M
<李家兴> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] ram

说明：存储器模块生成，采用16位数据总线，5位读写地址总线，异步清零！-Memory modules generated, using 16-bit data bus, 5 to read and write address bus, asynchronous Clear!
<齐磊> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] LPT

说明：实现开漏输出的并口，支持3.3V或5V，支持FPGA 的PS 配置功能。8位配置数据 自动移位输出，输入时钟24MHz，产生1MHz配置时钟。8位CPU数据总线接口， 11位地址总线。支持IO 的置位清除功能。-The realization of open-drain output of the parallel port, support 3.3V or 5V, support for FPGA configuration
<tianrongcai> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] sin.tar

说明：神奇的sin波生成verilog源码，非常简单的代码无需乘法即可生成sin,cos，值得搞算法的人借鉴-Magic sin wave generated Verilog source code, the code is very simple multiplication can be generated without sin, cos, worthy people from engaging in algorithm
<yangyu> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] MCDESIGN

说明：VHDL详尽世界观 用于成品率的的语言,请大家 参考使用,并提出宝贵建议-VHDL detailed outlook for the yield of the language, please refer to the use, and put forward valuable suggestions
<> 在 2025-02-28 上传 | 大小：2kb | 下载：0

[VHDL编程] clock_module_ref

说明：Xilinx clock module design
<Mingli> 在 2025-02-28 上传 | 大小：2kb | 下载：0