[VHDL编程] pre_norm_sqrt

说明：一种用VHDL语言描述的浮点平方根前规格化的源代码编程-VHDL language used to describe a floating-point square root of the source code before the standardized programming
<zhshup> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] addsub_28

说明：一种用VHDL语言描述的加减算法的源代码编程-A VHDL language to describe the addition and subtraction algorithm source code programming
<zhshup> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] Xilinx_sparten3E_communication_between_key_board_a

说明：在Xilinx Spartan-3E的开发板中，实现键盘和VGA显示器的通信的源代码，与大家分享：-In the Xilinx Spartan-3E development board, the realization of the keyboard and VGA display the source code of communication to share with you:
<lijq> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] R

说明：双向移位寄存器的原理设计程序，对于初学者将会有很大帮助，尤其在设计功能比较复杂的FPGA时，有些问题其实用这个就很简单-The principle of bi-directional shift register the design process, for beginners there will be a great help, especially in the design features of the FPGA more
<lijq> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] RS232_pro

说明：RS232 verilog coding 全参数化设计 可以自己设定波特率 时钟频率等 完全FPGA实现调通-RS232 verilog coding the entire parametric design can set the baud rate clock frequency of FPGA to achieve complete transfer pass
<dinsh> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] display_control

说明：一个LCD控制器的verilog源代码，可以方便的控制TFT LCD！-An LCD controller Verilog source code, can easily control TFT LCD!
<shi> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] top

说明：FPGA程序的top.v文件，主要实现DDS信号发生器功能，通过定时器，可简单实现输出幅值无极跳变-FPGA procedures top.v documents, the main function of DDS signal generator, through the timer can be simple to achieve the output amplitude wuji hopping
<陈剑> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] multiply

说明：Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used multiplier design, can use the ModelSim simulation
<许立宾> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] add

说明：Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used adder design, can use the ModelSim simulation
<许立宾> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] GFmultiply

说明：Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真-Language Verilog hdl Galois field GF (q) multiplier design, can use the ModelSim simulation
<许立宾> 在 2025-01-24 上传 | 大小：2kb | 下载：1

[VHDL编程] divide

说明：Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真-Commonly used languages Verilog hdl divider design, can use the ModelSim simulation
<许立宾> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM

说明：使用VERILOG 语言产生PWM波。只需要使用处理器或内核直接配置相应的寄存器就可以输出PWM波。-VERILOG language use PWM wave generated. Only need to use the processor or core directly corresponding configuration register can output PWM wave.
<望习才> 在 2025-01-24 上传 | 大小：2kb | 下载：0