[VHDL编程] lab1

说明：对xilinx 的edk软件的基本操作，对一些基本逻辑操作的控制-xilinx edk
<tianlala> 在 2024-11-16 上传 | 大小：3.78mb | 下载：0

[VHDL编程] XHDL3.2.52

说明：this is a verilog to VHDL tool.
<kan> 在 2024-11-16 上传 | 大小：3.78mb | 下载：0

[VHDL编程] Counter-60

说明：In this example, counter 60 is implemented as part of the real time clock time electronic clocks. Done in the platform mentor Graphics and describes in the VHDL code. This counter has a role to the front edge of every 60
<Milos> 在 2024-11-16 上传 | 大小：3.77mb | 下载：0

[VHDL编程] huaqiaodaxue_NIOS_DEVICE_LED

说明：华侨大学专用实验程序代码，实现led检测。 华侨大学eda实验室专用-Chinese University of dedicated experimental program code to achieve led testing. Huaqiao University eda laboratory dedicated
<twieain> 在 2024-11-16 上传 | 大小：3.78mb | 下载：0

[VHDL编程] SigCylCPU

说明：单周期cpu的设计实现在VHDL中的verilog中实现。 -Design and implementation of single-cycle cpu in VHDL to implement the verilog.
<钟金成> 在 2024-11-16 上传 | 大小：3.77mb | 下载：0

[VHDL编程] build-a-simple-project

说明：EXCD-1可编程片上系统 实验例程EDK部分 之建立一个简单的工程 -EXCD-1 programmable system on chip test routine part of the EDK project to build a simple
<魏帅> 在 2024-11-16 上传 | 大小：3.78mb | 下载：0

[VHDL编程] washmachine

说明：通过vhdl模拟洗衣机功能，实现对洗衣机的相关操作，是基于数字电路实验来开发的。-Simulated washing machine function with vhdl language。
<xingpanning> 在 2024-11-16 上传 | 大小：3.77mb | 下载：0

[VHDL编程] LCD_12864

说明：fpga控制12864，采用仿顺序时序编写-fpga control 12864, written in imitation of the order of timing
<李林> 在 2024-11-16 上传 | 大小：3.78mb | 下载：0

[VHDL编程] EtherCAT_IPCore_Altera

说明：EtherCAT 从站控制器芯片ET1800及其IP_core应用-EtherCAT Slave Controller IP Core for Altera FPGAs
<wanwei> 在 2024-11-16 上传 | 大小：3.78mb | 下载：2

[VHDL编程] AD_FIFO

说明：简单的Verilog程序，针对音频实验板的AD到DA调通试验，下载执行前请按照自己试验环境更改设置-Simple Verilog program for test the AD to DA loop of universal audio test platform. Please configure it according to the test environment before download and implement
<ZHU XIANGYU> 在 2024-11-16 上传 | 大小：3.77mb | 下载：0

[VHDL编程] ml605_pcie_x4_gen2

说明：使用与xilinx的ml605套件的pcie核程序，芯片 型号是v6系列的4通道的pcie设计。内部包括pcie ip核和用户端程序。已亲测。-Xilinx ml605 using the kit pcie nuclear program, chip model is v6 series of 4-channel pcie design. Internal including pcie ip core and client progra
<liangye> 在 2024-11-16 上传 | 大小：3.77mb | 下载：0

[VHDL编程] f32c-master

说明：FPGArduino源码，f32c：VHDL的MIPS和RISC-V指令集实现(FPGArduino source code, f32c:VHDL MIPS and RISC-V instruction set implementation)
<Peter Bee > 在 2024-11-16 上传 | 大小：3.77mb | 下载：0