[VHDL编程] controller

说明：VHDL code for controller
<Sreekumar Sreenivas> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：vhdl code for counter
<Sreekumar Sreenivas> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Sinewave

说明：vhdl code for sine wave generator
<Sreekumar Sreenivas> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] invsinwave

说明：vhdl code for inverse sine wave.
<Sreekumar Sreenivas> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] IQDemod

说明：the I_Q Demoder is usefull for communication process in FPGA
<ali> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier

说明：this a multiplier in VHDL-this is a multiplier in VHDL
<ali> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：用VHDL语言设计七段显示译码器用VHDL语言设计七段显示译码器-VHDL language design with seven-segment display decoder
<冷与> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] lock

说明：设计一个8位串行数字密码锁控制电路 -Design an 8-bit serial digital code lock control circuit
<冷与> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：抢答器的vhdl设计 设计任务： （1）设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。 扩展功能： （5）设置一个计分电路，每组开始预制100分，由主持人计分，
<冷与> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] keyscan

说明：verilog 写的keyscan代码，转载的，可供大家学习一下！-verilog code written keyscan, reproduced, and for them to learn about! Thanks
<袁科学> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：该代码用verilog语言编写，实现24小时时钟计时，时、分、秒，输入为1HZ时钟-The code using verilog language to achieve a 24-hour clock time, hours, minutes, seconds, the clock input 1HZ
<杜海彬> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：This a simple Counter -This is a simple Counter
<Yaniv> 在 2024-11-16 上传 | 大小：1kb | 下载：0