[VHDL编程] work2CNT10

说明：设计含异步清零和同步时钟使能的加法计数器-Clear design with asynchronous and synchronous clock so that the adder counter
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[VHDL编程] work3CNT4BDECL7S

说明：7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c
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[VHDL编程] work4dvf

说明：数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。-NC NC divider divider design of its function is when the input given different input data, input the clock signal wil
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[VHDL编程] work5FREQTEST

说明：8位十六进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器（FTCTRL）来产生。-8-bit hexadecimal Cymometer designed in accordance with the definition of frequency and freq
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[VHDL编程] work6ADCINT

说明：ADC0809采样控制电路的实现ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中，转换时间约100us。主要控制信号有，START是转换启动信号，高电平有效。ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的所存信号。当模拟量送至某一输入端（如IN1或IN2），由3位地址信号选择，而地址信号由ALE锁存。-ADC0809频 实 ADC0809CMOS8位A/D 转 片8 模
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[VHDL编程] vhdl

说明：_EDA实验讲义EDA实验指导书EDA技术与VHDL第3章EDA技术实用教程EAD技术与实践.等等资料-Experimental _EDA experimental guidance notes EDA books EDA technology and VHDL in Chapter 3 of EDA technologies utility EAD Technology and Practice Guide. And so on In
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[VHDL编程] jilytimer

说明：VHDL语言实现时钟程序，用fpga开发板试过后，能够执行-VHDL Pang Sung-wife of mother
<郑礼龙> 在 2024-10-13 上传 | 大小：228352 | 下载：0

[VHDL编程] VHDLshili44

说明：vhdl子程序，本人收集的，比较常用的代码-VHDL subprogram, I collected to compare commonly used code
<郑礼龙> 在 2024-10-13 上传 | 大小：43008 | 下载：0

[VHDL编程] Verilog_Design

说明： Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.-Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.
<leniux> 在 2024-10-13 上传 | 大小：3072 | 下载：0

[VHDL编程] vhdlsample

说明：里面是VHDL的一些例子，大家可以看一下，蛮不错的，对大家提高VHDL水平很好的.-There is some examples of VHDL, we can look pretty good on the U.S. improve the level VHDL good.
<leniux> 在 2024-10-13 上传 | 大小：168960 | 下载：0

[VHDL编程] 68013FIFOIN

说明：Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序，实际测试可用。可以直接跟上位机连接，传输数据。-Verilog HDL prepared CY7C68013 SLAVE FIFO interface program, the actual test can be used. Keep pace with the digital machine can be directly connected to tr
<huanghui> 在 2024-10-13 上传 | 大小：664576 | 下载：0

[VHDL编程] traffic_light

说明：实现十字路口简单交通灯的verilog hdl源代码,可以实现-Realize a simple traffic lights at the crossroads of the verilog hdl source code, can be achieved
<王新> 在 2024-10-13 上传 | 大小：1024 | 下载：0