[VHDL编程] spartan3_hdl

说明：Xilinx Spartan3 library reference.
<Chris> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] trafficled

说明：数字电路的交通灯设计，具有主道和旁道两个不同时间的控制处理，使用vhdl语言编译，附有完整的报告及代码，我没有对我的信息进行删除，是希望大家能够诚实的利用这个代码，提高自身本领。-Digital circuit design of a traffic light with a main road and bypass roads are two different time control processing, using vhdl
<xiaoyao9933> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] FPGAIIC

说明：用VHDL和Verilog两种语言编写的I2C总线程序！以调试通过！-VHDL and Verilog with the two languages of the I2C bus program! To debug through!
<ncf> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] fpga

说明：vhdl和c编写，fpga结合单片机完成测频计的功能，fpga主要完成频率的测量并把数据发送给单片机，单片机控制12864液晶完成显示-vhdl and c preparation, fpga of the single chip to complete the function of frequency meter, fpga major to complete the measurement frequency and the da
<xxhlshe> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] DCM

说明：xilinx SP605开发板的DCM模块验证程序，coreGen工具生成DCM核，由DCM完成时钟分频、倍频、移相等操作-xilinx SP605 development board DCM module validation program, coreGen tool to generate nuclear DCM, completed by the DCM clock divider, frequency, and shift o
<wangyu> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] cpu

说明：以ISE为平台设计的单时钟CPU，实现最基本的5条指令（R、LW、SW、BEQ、J） -ISE as a platform to design single-clock CPU, 5 to achieve the most basic instructions (R, LW, SW, BEQ, J)
<熊思源> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] multiprocessor

说明：NIOS 多核例程 调试过 4 cpu NIOS 多核例程 调试过 4 cpu-NIOS-core routine over 4 cpu NIOS debug multi-core debug 4 cpu routines
<hanmy> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] NAND_Flash_Interface_DF

说明：actel NAND Flash Interface Design Example
<akjfklaskdfj> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] DE2_115_Default

说明：D2-115学习源码，功能配置，音频功能，LCD控制，视频同步产生器-Learning source D2-115, the functional configuration of the audio function, LCD control, video sync generator
<LD> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] Transmitter

说明：基于hdl的ofdm基带处理器发射机的设计与实现 包括 工作时钟 主控单元 导频插入 长短训练序列生成 data符号调制 循环前缀与加窗处理 IFFT/FFT 信道编码 扰码模块等-Hdl of ofdm transmitter baseband processor based design and implementation including work clock master unit pilot insertion len
<郭俊> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] Exp_5

说明：数码管动态显示，可以将输入的按键值显示在数码管上。(Dynamic display of digital tube)
<黑河浪人> 在 2024-11-19 上传 | 大小：2.48mb | 下载：0

[VHDL编程] SDI_controller

说明：项目:用到FPGA驱动GV7600输出SDI信号，输出分辨率1920*1080p，首先，了解GV7600芯片的特性功能，按照bt1120协议传输10位Y，Cb，Cr数据；其次，我的项目中用的是10位通道分时复用传输Y，Cb，Cr数据；配置引脚很重要，当初verilog代码写好了，因为硬件引脚配置错误，导致调试一直不通；同时，sof文件也要一直更新(Based on FPGA to design the drive controller
<Davemissyou> 在 2024-11-19 上传 | 大小：2.48mb | 下载：1