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[VHDL编程] judgedisplay
说明:FPGA驱动数码管,本人编写的vhdl源程序,QUARTUS II调试成功-FPGA-driven digital tube, I prepared VHDL source code, QUARTUS II debugging success<王真> 在 2024-12-23 上传 | 大小:1kb | 下载:0
[VHDL编程] 8adderverilog
说明:8位加法器的实现,非流水线结构,很不错。我测试过,效率比较高-8-bit adder realization, non-pipelined structure, is pretty good. I<张明> 在 2024-12-23 上传 | 大小:1kb | 下载:0