[VHDL编程] ADcaiyang

说明： A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。 -A/D sampling control module designed A/D sampling control modules
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[VHDL编程] UARTRS232

说明：用UART来接收PC机的RS232串行接口数据。由于UART每次只接收8位数据，所以在接收了两个8位数据之后，才将其存入16位的SRAM内。-Using UART to receive PC-RS232 serial interface data. As the UART receive only 8-bit data, so to receive two 8-bit data after its deposit in 16 of the SRAM.
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[VHDL编程] 1

说明：加法器的VHDL代码，可以在很多地方直接应用-Adder VHDL code can be applied directly in many places
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[VHDL编程] 16szxgq

说明：16位数字相关器，通过4个4位相关器和两级加法电路组成-16-bit digital correlator through four and four correlator adder circuit composed of two
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[VHDL编程] HammingEncoder

说明：VHDL编写的汉明纠错码译码器,数字传输中汉明纠错码的译码所用-VHDL prepared Hamming error-correcting code decoder, digital transmission Hamming error-correcting codes used in the decoding
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[VHDL编程] alu

说明：4位ALU逻辑运算单元，可进行加法、减法、逻辑运算、移位等操作。-4 ALU logical operation unit, can be additive, subtraction, logic operations, shift and other operations.
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[VHDL编程] fenpin1

说明：VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。-err
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[VHDL编程] yl_cic32

说明：一个三阶梳妆滤波器（CIC）的vhdl的源码-Dressing a third-order filter (CIC) of the VHDL source code
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[VHDL编程] fsk

说明：
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[VHDL编程] second

说明：一个简单的用vhdl写的计秒功能的小程序.-A simple written using VHDL seconds function applet.
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[VHDL编程] countertest

说明：vhdl实现的计数器 -VHDL realization counter
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[VHDL编程] reverse

说明：vhdl实现对直流电机的控制 -VHDL realization of DC motor control
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