[VHDL编程] InstMemory

说明：instruction memory code in verilog for pipeline processor
<kallu> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] digitron_driver_VHD

说明：关于easy fpga开发板的led数码管的驱动； --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_di
<陈伟峰> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] digitron_driver_V

说明：关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -
<陈伟峰> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM-LED

说明：根据输入电压改变pwm来调节LED输出光。-adjust PWM to dim LED according to input voltage.
<> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] mac

说明：verilog 实现乘累加器 源代码 以及测试代码 mac.v mac_tb.v-verilog Achieved by the source code and test code accumulator mac.v mac_tb.v
<keyCSky> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] 4add

说明：verilog 实现两级流水线加法器 源代码 以及测试代码 adder16_2.v test_adder16_2.v-verilog Implement two pipeline adder source code and test code adder16_2.v test_adder16_2.v
<keyCSky> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] vgaz2

说明：用VHDL实现VGA信号控制的源代码 状态机 -VHDL implementation of the VGA signal with source code control state machine
<keyCSky> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] buffterfly_radix4

说明：16点的FFT蝶形运算，用于快速傅里叶变换并行实现，基于verilog语言编写，matlab仿真验证-a method based on 16-point fft butterfly,used to make fast fourier transform,language is verilog.
<wanghao> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] sram_vhdl

说明：基于vhdl的sram读写访问程序，经过前后仿真及板上实际测试-failed to translate
<刘新宇> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] cic5

说明：5级级联CIC滤波器的VHDL程序。CIC是最简单最易实现的低通滤波器，通常CIC滤波器如果采用单级，带外衰减不够，因此需要级联使用，5级级联的CIC带外衰减能够满足大多数的设计要求。而带内的衰减可以采用补偿滤波器抵消掉绝大部分。-the code of 5-CIC
<陈建敏> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] comp_sheji1

说明：CIC补偿滤波器的VHDL代码。通常单级的CIC阻带衰减不够，级联后阻带衰减满足要求，但是通带衰减又太大，补偿滤波器就是为了满足带内衰减要求而设计的。-THE code of CIC compensation filter.
<陈建敏> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] clkdiv

说明：vhdL语言写的时钟分频器,使用的是二分法的方式实现的功能-that is a vhdl version clock divider
<lishuheng> 在 2024-11-19 上传 | 大小：1kb | 下载：0