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[VHDL编程] music
说明：用VHDL 语言设计实现一个10 秒倒计时电路，要求使用8×8 点阵显示计时结果。能在计时到0后开始播放乐曲，同时乐曲可以自由转换。-VHDL Language Design and Implementation with a 10 seconds countdown circuits require the use of 8 × 8 dot matrix display time results. To 0 in time to st<rainbowuva> 在 2025-02-02 上传 | 大小：901kb | 下载：0
[VHDL编程] Widget_Watch_VHDL
说明：功能： （1）数字钟（2）数字跑表（3）调整时间 (4)闹钟设置 （5）日期设置。 设计总体构思： 将日期、时钟、秒表及闹钟功能分开实现。选择日期模式，则只显示年、月、日。选择时钟模式，则只显示时、分、秒。选择秒表模式，则只显示秒、毫秒。选择闹钟模式，显示为时、分、秒，另外加一个闹铃。 -Features:(1) digital clock (2) digital stopwatch (3) adjust the ti<> 在 2025-02-02 上传 | 大小：900kb | 下载：0
[VHDL编程] DF2C8_12_DS1302
说明：verilog实现DS1302时钟控制,程序已验证没有问题 -verilog achieve DS1302 clock control procedures have been verified there is no problem<mu langs> 在 2025-02-02 上传 | 大小：900kb | 下载：0
[VHDL编程] cpld-collocate
说明：简单介绍了AHDL语言的使用规则，注意项目，并简单举例。-A brief introduction to the use AHDL language rules, pay attention to the project, and a simple example.<zhangmin> 在 2025-02-02 上传 | 大小：901kb | 下载：0
[VHDL编程] EDAshuzimiaobiao
说明：EDA数字秒表 一、总体设计要求： 设计一个数字秒表，共有6位输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分；秒表的最大计数容量为60分钟，当计时达60分钟后，蜂鸣器报警；秒表还需有一个启动信号和一个归零信号，以便秒表能随意启停及归零。 二、技术要点： 1.秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。 2.最关键的是精确的100Hz计时脉冲如何获得，可由高频时钟信号经分<枫叶儿2012> 在 2025-02-02 上传 | 大小：900kb | 下载：0
[VHDL编程] ram-and-fifo
说明：ALTERA公司的一些关于RAM，FIFO等IP核的技术文档，对用到IP核存储设备的读者很有用！-ALTERA Company RAM, FIFO IP core technical documentation, readers used IP core storage devices useful!<刘宁> 在 2025-02-02 上传 | 大小：899kb | 下载：0