[VHDL编程] HXRJTD

说明：这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。-This is my Max plus2 environment with VHDL addendum to the traffic lights control procedures. EDA design courses so friends from the reference reference.
<健> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] shuzixitongshiyan

说明：这个给QuartusII初学者用的，里面很清楚的通过几个例子来告诉怎么运用QuartusII． 实验1：Quartus入门 实验2：简单的组合逻辑电路设计 实验3：七段数码管显示 实验4：BCD码显示及运 实验5：触发器和计数器 实验6：存储器的设计 实验7：基于DE2 的SOPC系统开发附录：-This QuartusII beginners to use, which is very clear thro
<yulieyar> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] baheyouxiji

说明：本程序利用VHDL语言实现拔河游戏机的功能-This procedure using VHDL language realize the function of tug-of-war game
<wangjiabin> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] PSTOLCD

说明：此为在xinlix系统上开发的PS通信程序，用VHDL语言开发-This xinlix system in the development of PS communication program, with the development of VHDL language
<zengshuting> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] FPGA_overview

说明：code for fpga is written in verilog,cardinality is a thing which is very important
<logos> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] jianpan_and_shumaguan

说明：矩阵键盘4*4（必须有上拉电阻），已消抖，可直接用。-4* 4 matrix keyboard (must have pull-up resistor), has debounce, can be directly used.
<王志文> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] [TOP]PID-FPGA-(article)---

说明：a nice article talking about PID implementation on FPGA for DC motor control
<hamza ouazene> 在 2025-02-05 上传 | 大小：737kb | 下载：0

[VHDL编程] 4fsk-Verilog-HDL

说明：基于Verilog HSL的4psk调制解调-very nice
<陈少峰> 在 2025-02-05 上传 | 大小：736kb | 下载：1

[VHDL编程] altera_ddr_verilog

说明：altera的DDR控制器源码（包括仿真与说明文档），DDR为mt46v4m16，Verilog-The DDR controller source of altera (including simulation and documentation), DDR is mt46v4m16, Verilog
<刘佳庆> 在 2025-02-05 上传 | 大小：736kb | 下载：0

[VHDL编程] experiment1

说明：这是一个并行的流水灯代码,实现一个流水灯的功能-This is a parallel light water code to achieve a water lights function
<阮航> 在 2025-02-05 上传 | 大小：736kb | 下载：0

[VHDL编程] 卷积交织器解交织器设计

说明：交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入，再按列读出；解交织过程是数据先按列写入，再按行读出。其特点是结构简单，但数据延时时间长，而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is
<一个+ > 在 2025-02-05 上传 | 大小：736kb | 下载：0

[VHDL编程] at7_ex05

说明：实现PC端通过UART发送数据到FPGA，FPGA将所接收到的数据同样是通过UART原本不动的发回给PC端。(The PC terminal sends data to FPGA through UART. FPGA sends the received data back to the PC end by UART.)
<24fh> 在 2025-02-05 上传 | 大小：736kb | 下载：0