[VHDL编程] counter2

说明：计数器Verilog源程序，可轻易实现数目的计算，包含源程序及实现方法。-Counter Verilog source code, the number of calculations can be easily achieved, including source code, and Realization.
<chenyulinzhu> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] DF2C8_02_Key_SW_LED

说明：1：按下复位按键，四个 LED 熄灭    2：如果拨码开关全部为 OFF 状态（输入 1111） ，四个 LED 从左到右依次点亮（跑马灯 效果） ，周而复始；    3：如果拨码开关不全为 OFF 状态（输入 0000~1110） ，四个 LED从左到右依次点亮（跑 马灯效果） ，周而复始；    4：如果按下四个轻触按键中的任意一个，LED 将全部点亮，放开
<qiutian> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] dds5.0

说明：DDS电源设计，使用时须将SIN_ROM.VHD中的LPM_FILE修改为个人MIF文件的路径，本套程序中包含多个MIF文件，注意选用合适的文件。-DDS power supply design, use of LPM_FILE SIN_ROM.VHD shall modify the path for personal MIF file, this set of procedures in multiple MIF files, pa
<daniel> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] 55593390PS2_LCD

说明：本程序介绍了verilog语言描述了1602液晶的显示-This procedure describes the language described verilog 1602 LCD display
<李扬> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] verilogadc0809

说明：verilog adc0809控制器FPGA实现，编译通过，系统时钟分频，满足ADC时钟要求。-verilog adc0809 controller FPGA, compiler, system clock frequency to meet the requirements of ADC clock.
<luo> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] dds

说明：基于单片机的DDS信号发生器，具有DDS思想的单片机编程-Sunplus based DDS signal generator with DDS thinking microcontrollers. . .
<苏先生> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] odd_div

说明：利用Verilog实现奇术次分频，这里只举了一个例子，但任意奇数次分频均可以用该原理实现。-Patients achieving the odd times using Verilog frequency, just to cite one example, but any odd frequency can be achieved with the principle.
<吴平> 在 2025-03-01 上传 | 大小：336kb | 下载：1

[VHDL编程] transled

说明：verilog实现交通灯控制系统，红黄绿灯转换及倒计时。-verilog to achieve traffic light control system, red, yellow, green conversion and countdown.
<liaoju> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] modelsim

说明：讨论在ModeSim_SE中指定ISE12[1].x的仿真库-modelsim simulation discuss
<吴林> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] VHDLfenpin

说明：VHDL整数、小数、分数、偶数、奇数、非50 分频器设计-VHDL integer decimal points even odd number not 50 prescaler design
<李晓宇> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] V0p10

说明：完整的基于verilog HDL语言UART代码~-Complete based verilog HDL language UART code to
<ronglihua> 在 2025-03-01 上传 | 大小：336kb | 下载：0

[VHDL编程] pipeline-RiSC

说明：Pipelined RiSC with testbench
<mitch> 在 2025-03-01 上传 | 大小：336kb | 下载：0