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文件名称:V0p10

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [ASM] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 336kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • rong*****
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

完整的基于verilog HDL语言UART代码~-Complete based verilog HDL language UART code to
(系统自动生成,下载前可以参看下载内容)

下载文件列表





V0p10

.....\db

.....\..\uart.db_info

.....\..\uart.sld_design_entry.sci

.....\src

.....\...\divider.v

.....\...\divider.v.bak

.....\...\ebi.v

.....\...\ebi.v.bak

.....\...\rxd.v

.....\...\rxd.v.bak

.....\...\top.v

.....\...\top.v.bak

.....\...\txd.v

.....\...\txd.v.bak

.....\...\uart.v

.....\...\uart.v.bak

.....\testbench

.....\.........\cycloneII_v

.....\.........\...........\_info

.....\.........\ModelSim.jpg

.....\.........\tcl_stacktrace.txt

.....\.........\top_tb.v

.....\.........\transcript

.....\.........\uart.cr.mti

.....\.........\uart.mpf

.....\.........\vish_stacktrace.vstf

.....\.........\vsim.wlf

.....\.........\vsim_stacktrace.vstf

.....\.........\work

.....\.........\....\divider

.....\.........\....\.......\verilog.asm

.....\.........\....\.......\_primary.dat

.....\.........\....\.......\_primary.vhd

.....\.........\....\division

.....\.........\....\........\verilog.asm

.....\.........\....\........\_primary.dat

.....\.........\....\........\_primary.vhd

.....\.........\....\ebi

.....\.........\....\...\verilog.asm

.....\.........\....\...\_primary.dat

.....\.........\....\...\_primary.vhd

.....\.........\....\rxd

.....\.........\....\...\verilog.asm

.....\.........\....\...\_primary.dat

.....\.........\....\...\_primary.vhd

.....\.........\....\top

.....\.........\....\...\verilog.asm

.....\.........\....\...\_primary.dat

.....\.........\....\...\_primary.vhd

.....\.........\....\top_tb

.....\.........\....\......\verilog.asm

.....\.........\....\......\_primary.dat

.....\.........\....\......\_primary.vhd

.....\.........\....\txd

.....\.........\....\...\verilog.asm

.....\.........\....\...\_primary.dat

.....\.........\....\...\_primary.vhd

.....\.........\....\uart

.....\.........\....\....\verilog.asm

.....\.........\....\....\_primary.dat

.....\.........\....\....\_primary.vhd

.....\.........\....\_info

.....\.........\....\_temp

.....\top.bsf

.....\uart.asm.rpt

.....\uart.cdf

.....\uart.done

.....\uart.dpf

.....\uart.fit.rpt

.....\uart.fit.smsg

.....\uart.fit.summary

.....\uart.flow.rpt

.....\uart.map.rpt

.....\uart.map.smsg

.....\uart.map.summary

.....\uart.pin

.....\uart.pof

.....\uart.qpf

.....\uart.qsf

.....\uart.qws

.....\uart.sof

.....\uart.tan.rpt

.....\uart.tan.summary

.....\uart_assignment_defaults.qdf

.....\uart_description.txt

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