[VHDL编程] IETM

说明：IETM在通用测试系统中的应用设计 IETM in the Universal Test System Design-IETM in the Universal Test System Design
<deep> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] CRC

说明：循环冗余校验码的VERIOLOG源程序，已经编译通过了，可以直接使用了-Cyclic redundancy check code VERIOLOG source code has been compiled by, you can directly use
<莫然> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] verilog_show10

说明：基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者-VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners
<Geyufei> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] elevator

说明：三个八层电梯的控制器，verilog实现。内附有详细设计文档及源码。-The controller of three 8-level elevators, designed with Verilog. The design is detailedly represented in the DOC as well as the source code.
<cc> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] LED

说明：基与FPGA芯片的流水灯，芯片为EP2 c5T-the flowing LED in FPGA
<王义林> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] xilinx-timing-constrains

说明：ISE时序约束笔记——Global Timing Constraints，这个文档中详细介绍了如何使用ISE中约束工具和原理，对fpga水平提高有很大帮助-In this file , global timing constraints is introduced very clearly. It can really helps
<王源> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] S2_counter

说明：本实验主要是利用开发板上面的数码管实现一个十进制计数器的功能，计数范围 0000-9999，可实现循环计数。-In this study, digital development board above the pipe to achieve a decimal counter, counting range 0000-9999 cycle count.
<luoyong> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] 64

说明：利用FPGA实现的脉宽测试技术,基于VHDL,测试误差为时钟周期-FPGA implementation of pulse-width test clock cycle technology, based on VHDL, test error
<时浩东> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] FPGA-shuyu

说明：FPGA术语词汇表，可以帮助大家学习FPGA的专业术语。-FPGA words
<zsfff> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] PWM

说明：FPGA产生PWM波控制小车，Verilog语言编写，实现简单的正、反、停控制-FPGA generate PWM wave to control the car, Verilog language, to achieve a simple positive and negative, stop control
<姜敏敏> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] mPsequences

说明：m序列信号发生，用verilog编写，在fpga上可实现-m sequences
<catherine zhang> 在 2025-03-11 上传 | 大小：266kb | 下载：0

[VHDL编程] shixukongzhi

说明：verilog 时序控制模块 做频率计时使用。-verilog timing frequency timing control module used to do.
<water> 在 2025-03-11 上传 | 大小：266kb | 下载：0