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[VHDL编程mix

说明:本代码是基于Verilog语言,是在伽罗瓦域GF(2^8)上完成加法和乘法运算,主要完成ASE加密的列混合运算-This code is based on the Verilog language, is the Galois field GF (2 ^ 8) on the completion of addition and multiplication, the main column of the completion of AS
<钟佳荣> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程VHDLsimCMSG

说明:a vhdl guide to solve all queries related to vhdl programming
<jenaipsita> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程vhdl3

说明:介绍一种基于VHDL 语言的全数字锁相环实现方法, 并用这种方法在FPGA 中实现了全 数字锁相环,作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demo
<枫蓝> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程S8_VGA

说明:1。源文件保存在src目录,QII的工程文件保存在Proj目录; 2。程序实现的功能是在VGA显示器上显示彩色条纹,共8种颜色, 可以使用嵌入式逻辑分析仪观测信号; 3。modelsim仿真文件在proj--simulation--modelsim中 4。具体设计参考代码。 -1. Source file in src directory, QII Proj project files in the directo
<袁方> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程vhdl_example

说明:国外使用VHDL编程的一些实例,个人感觉挺不错的-Foreign use of VHDL programming examples, personal feeling pretty good
<jianlilong> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程ADDERS_AND_SUBTRACTORS

说明:ADDERS AND SUBTRACTORS PROGRAMING
<Christoffer> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程VHDL-FPGA-DLL

说明:自动检测中英文中译英英译中百度翻译 翻译结果(中 > 英)复制结果 A VHDL language based on all digital phase-locked loop DPLL VHDL realization-自动检测中英文中译英英译中百度翻译 翻译结果(中 > 英)复制结果 A VHDL language based on all digital phase-locked loop
<ldd> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程VHDL-FPGA-ALL-digital-DDLL

说明:VHDL 全数字锁相环 ise7.1i环境实现 内有代码 和时域仿真结果-A VHDL language based on all digital phase-locked loop DPLL VHDL realization
<ldd> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程TP_afficheur_LCD_sur_PICDEM2

说明:this file content program for LCD with PICDEM
<kais> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程serial

说明:用VHDL测试代码进行存储器读写测试,使用元件例化的方法-experiment of visiting SRAM using the means of components
<Seven> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程EDA

说明:用VHDL编程实现1位二进制全减器设计和模可变计数器设计-A binary full-cut design and mold variable counter design with VHDL programming
<高华> 在 2025-03-16 上传 | 大小:225kb | 下载:0

[VHDL编程Verilog_HDL

说明:verilog 频率计 有分析过程和代码.-The verilog cymometer analysis and code
<殷晓晨> 在 2025-03-16 上传 | 大小:225kb | 下载:0
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