[VHDL编程] n_evendivider

说明：分频器 奇数、偶数分频器,分频数字可以设定-Divider odd, even divider.It divide clock into odd and even frequency.
<Tony> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] led

说明：本实验完成发光二极管的循环点亮实验，由于输入晶振为20M，分频得到count1信号，故每间隔约1S彩灯循环移位一次。 也可以外接32768hz的晶振经4060分频后的1HZclk输入，自己可以尝试改变实验，加以练习。-In this experiment completed the cycle of light-emitting diode light experiments, as a result of the importatio
<> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] 112

说明：LED七段数码管数字钟具体完成功能： 1．设计并完成LED七段数码管数字钟电路。 2．数字钟显示格式为：HH：MM：SS。 3． 具有通过 开关能够调整时、分、秒的功能-led chengxu
<葛成龙> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] Digital-frequency-meter

说明：具有测量和自动校验功能的十进制数字频率计。-Measurement and automatic calibration function decimal digital frequency meter.
<张三> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] USB2.0-IP

说明：USB2.0 IP核源代码，经典好用！写这么多真没意思！-USB 2.0 IP core source code, easy to use classic! Write so really boring!
<sulianghe> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] myled4

说明：VHDL程序 动态显示四位七段数码管 通过扫描的方式进行VHDL编程-VHDL program segment digital tube dynamic display four way by scanning VHDL programming
<韩青> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] decoder_38

说明：这是基于Quartus2 开发环境和verilog hdl语言写的38译码器-This is based development environment and Quartus2 verilog hdl language used to write decoder 38
<油雨墨夜> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] fbas_encoder_latest.tar

说明：FPGA BASELINE ENCODER (jpeg mpeg)
<ANNIYAN> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] shift_register8

说明：XilinxFPGA Verilog 8位的移位寄存器-XilinxFPGA Verilog 8-bit shift register
<小波> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] lcd1602_test

说明：基础实验07-1602英文字符显示实验-FPGA源代码-Experimental basis 07-1602 English characters display experiment-FPGA source code
<刘西> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] VGA

说明：一个vga的完整工程，自己做的，相关的频率可以在网上找到-Vga of a complete project, do it yourself, the relevant frequencies can be found online
<wenjiong> 在 2025-03-17 上传 | 大小：224kb | 下载：0

[VHDL编程] flow_proc

说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a re
<jodyql> 在 2025-03-17 上传 | 大小：224kb | 下载：0