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[VHDL编程] VHDL-fudianyunsuan
说明:用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚,对初步了解浮点运算有较高的参考价值-failed to translate<> 在 2025-03-17 上传 | 大小:121kb | 下载:0
[VHDL编程] dxp_difference_pair
说明:介绍了电路设计中,差分线对的知识,以及实际处理中的匹配参数和具体走线的要求-Describes the circuit design, knowledge of differential pair, and matching the actual processing parameters and the specific requirements of the alignment<李健> 在 2025-03-17 上传 | 大小:121kb | 下载:0
[VHDL编程] clock-generator
说明:在集成电路设计中,时钟乃必备元素,但时钟产生器一般为模拟或者数模混合电路,在以数字电路为主的ASIC设计中,一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuit<彬> 在 2025-03-17 上传 | 大小:121kb | 下载:0
[VHDL编程] behavioral
说明:8:3 encoder using behavioral modeling<priya> 在 2025-03-17 上传 | 大小:121kb | 下载:0
[VHDL编程] Example-b8-6
说明:Synplify Pro综合流程序仿真,注:本范例同时提供Verilog和VHDL两种语言版本,请读者根据习惯选用不同的源代码进行操作。-Synplify Pro comprehensive process simulation (note: this example provides two Verilog and VHDL language version at the same time, please choose the di<波罗的海> 在 2025-03-17 上传 | 大小:121kb | 下载:0
[VHDL编程] button_test
说明:基于FPGA的开发板按钮测试程序,按下显示结果在数码管,释放显示0在数码管。-FPGA-based development board test program button, press displays the results in digital tube display 0 in the digital release.<小雨> 在 2025-03-17 上传 | 大小:121kb | 下载:0