资源列表

« 1 2 ... .33 .34 .35 .36 .37 2338.39 .40 .41 .42 .43 ... 4311 »

[VHDL编程VHDL-fudianyunsuan

说明:用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚,对初步了解浮点运算有较高的参考价值-failed to translate
<> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程counter

说明:This a program in VHDL for Spartan 3E starterkit which lets you increase and decrease a count that is showed in 8 leds.
<Fausto> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程dxp_difference_pair

说明:介绍了电路设计中,差分线对的知识,以及实际处理中的匹配参数和具体走线的要求-Describes the circuit design, knowledge of differential pair, and matching the actual processing parameters and the specific requirements of the alignment
<李健> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程mea_word

说明:自己编的处理器verilog源码,实现了8位处理器的功能,包含流水线-mcu verilog
<王彬> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程clock-generator

说明:在集成电路设计中,时钟乃必备元素,但时钟产生器一般为模拟或者数模混合电路,在以数字电路为主的ASIC设计中,一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuit
<> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程eth

说明:用数字逻辑语言描述以太网,百兆以太网MAC和MII的verilog源码-With digital logic language to describe Ethernet
<胡封> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程zigeti

说明:基于FPGA的verilog语言写的按键控制步进1 的输出占空比从1 到99 的脉冲波,并用两位数码管显示出脉冲波占空比,按键key10加1 ,按键key11减1 。-FPGA-based verilog language button control stepper output duty cycle of 1 from 1 to 99 of the pulse wave, and use two digital tube di
<尹佳佳> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程behavioral

说明:8:3 encoder using behavioral modeling
<priya> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程Example-b8-6

说明:Synplify Pro综合流程序仿真,注:本范例同时提供Verilog和VHDL两种语言版本,请读者根据习惯选用不同的源代码进行操作。-Synplify Pro comprehensive process simulation (note: this example provides two Verilog and VHDL language version at the same time, please choose the di
<波罗的海> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程trial_i2c

说明:i2c code for vhdl implementation,i2c main code with u-art_tx.vhd file and i2c_master.vhd
<nikhil> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程RISC_SPM

说明:可以完成简单指令集的八位ALU,指令集包括 NOP ADD AND NOT SUB RD WR BR BRZ-it s an 8 bit risc alu.
<liu> 在 2025-03-17 上传 | 大小:121kb | 下载:0

[VHDL编程button_test

说明:基于FPGA的开发板按钮测试程序,按下显示结果在数码管,释放显示0在数码管。-FPGA-based development board test program button, press displays the results in digital tube display 0 in the digital release.
<小雨> 在 2025-03-17 上传 | 大小:121kb | 下载:0
« 1 2 ... .33 .34 .35 .36 .37 2338.39 .40 .41 .42 .43 ... 4311 »

源码中国 www.ymcn.org