[VHDL编程] YUV2RGB

说明：该代码可将YUV图像数据转换为VGA显示器能显示的RGB数据，R,G,B的位宽均为4，转换速度快。-The code can be converted to a YUV image data of RGB VGA monitor can display the data, R, G, B of the bit width of 4, the conversion speed.
<陈雅> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：用VHDL语言编写的CPU当中的ALU模块，可是实现十条指令-CPU using VHDL languages among the ALU module, but to achieve ten instructions
<wu> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier

说明：vhdl code multiplier
<Nikhil> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] fpu_add

说明：verilog code floatinf point addation
<Nikhil> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ddc_cic3_hf

说明：vhdl语言实现CIC滤波器，用于数字下变频-vhdl
<xinghaili> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：时钟程序，实现ISM电路板自动产生时钟，是某大学的VHDL实验-Clock program to realize the clock automatically generated ISM board, VHDL is a university experiment
<wu> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] fpu_sub

说明：verilog code floating point subtraction
<Nikhil> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ddsforsinandcos

说明：利用VerilogHDL调用MATLAB产生的数据实现基于DDS技术的正余弦信号发生器，输出位宽为16。-Using the data generated VerilogHDL call MATLAB implementation is based on DDS technology cosine signal generator, the output is 16 bits wide.
<张茂磊> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] hightfrquencydivider

说明：用VerilogHDL语言实现一个被除数为8位，除数为4为的高效除法器，实现高效的除法功能-VerilogHDL language with a dividend of 8 bits, the divisor is 4 for the high divider, a high efficiency of the division function
<张茂磊> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 4step2iirfilter

说明：用VerilogHDL实现一个阶数为4，两个支路的并行IIR滤波器，可以用同样的方法实现更多支路的滤波器。-With VerilogHDL order to achieve a 4, the two branches of the parallel IIR filter, the method can achieve more with the same branch of the filter.
<张茂磊> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] xuanlvbo

说明：数字图像处理中有许多种滤波方法，本方法是一种特殊的方法，即旋律波，有比较明显的效果-xianlvbo
<熊文吉> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 11

说明：本题为verilog HDL实现的占空比为1：1的分频器-Divider
<陈长友> 在 2024-11-17 上传 | 大小：1kb | 下载：0